JPH08278920A - プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 高速キャッシュと低速キャッシュを備えるプ
ロセッサにおいてデータ競合発生時のペナルティを低減
することにある。 【構成】 命令の実行において高速キャッシュミスが生
じかつデータ競合検出器１０２でデータ競合を検出した
とき、低速キャッシュ１３４で読み出したデータをライ
ン１５３を介して高速キャッシュ１２４に書き込む。ま
た、高速キャッシュの各ラインの各ウェイにデータ競合
検出フラグ１０８を設けると共に、高速キャッシュにデ
ータ競合検出フラグ制御回路１０７、データ競合検出フ
ラグ１０８、追い出しウェイ決定器１０９を設け、デー
タ競合検出器１０２でデータ競合を検出した高速キャッ
シュのラインのウェイのフラグを立て、ウェイにフラグ
が立っているとき該ウェイのデータが追い出されにくい
ようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン方式のプロ
セッサに係り、特に、高速キャッシュおよび低速キャッ
シュを備えるプロセッサに関する。

【０００２】

【従来の技術】大容量のメモリ装置は低速である（すな
わち、アクセスのレイテンシーが大きい）ために、大容
量のメモリ装置とは別に小容量の高速な（すなわち、ア
クセスのレイテンシーが小さい）メモリを付加してメモ
リシステムを構成する方法は、以前から行われていた。
従来の２階層キャッシュ装置は、大容量の低速メモリか
ら成る２次キャッシュと、小容量の高速なメモリからな
る１次キャッシュから構成されている。一般に、大容量
のキャッシュを高速で動作させることは困難であるため
にこのような構成となている。この構成においては、前
記２次キャッシュが低速であるために、通常は前記１次
キャッシュのみ使用する。そして、前記２次キャッシュ
は、前記１次キャッシュが１次キャッシュミスを発生し
た時のみ使用されるされる。このような方法では、１次
キャッシュミスが発生した場合のペナルティサイクル数
が大きくなるという問題があった。

【０００３】また、従来の記憶装置には、フルアソシア
ティブの小容量キャッシュメモリと、ダイレクトマップ
方式の大容量キャッシュメモリとを用いたものがある。
この例は、Ｃｏｍｐｃｏｎ９４のダイジェストペーパー
ズの第３７５〜３８２頁に記述されている「ＰＡ７２０
０：ＰＡ−ＲＩＳＣ Ｐｒｏｃｅｓｓｏｒｗｉｔｈ Ｉ
ｎｔｅｇｒａｔｅｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃ
ｅ ＭＰＢｕｓ Ｉｎｔｅｒｆａｃｅ」に示されてい
る。この構成では、大容量メモリのアクセス時間を高速
化するためにダイレクトマップ方式を採用し、ダイレク
トマップ方式によって生じるスラッシング現象を防止す
るためにフルアソシアティブの小容量メモリを付加した
ものと考えられる。この構成では、どちらのメモリと
も、アドレス加算器とキャッシュメモリを併せて２サイ
クルのレイテンシーでアクセスする。すなわち、アドレ
ス加算器のレイテンシーを１と考えると、キャッシュメ
モリのレイテンシーは実質１と考えることができる。そ
のために、大容量メモリに対する読み出しにおいては小
容量メモリに比べてペナルティサイクル数が増加しない
代わりに、大容量メモリに対しても高速なアクセスタイ
ムが要求される。したがって、マシンサイクルが非常に
小さい高速プロセッサにおいては、この構成を実現する
ことは困難である。

【０００４】

【発明が解決しようとする課題】上記の問題を解消する
ために、メモリを小容量の高速メモリと大容量の低速メ
モリにより構成し、かつ、大容量の低速メモリを小容量
の高速メモリと並列に動作させる方法が有効であると考
えられる。このことによって、小容量の高速メモリにデ
ータがなくてかつ大容量の低速メモリにデータが存在し
た場合のペナルティが削減される可能性がある。しか
し、この方法においても、低速なメモリから読み出した
データを次の命令がすぐに使用する場合（すなわち、デ
ータ競合が派生した場合）はペナルティが削減されな
い。さらに、低速なメモリから読み出したデータを含む
ラインを前記低速メモリから高速なメモリに転送する場
合、その転送中には高速キャッシュを使用できないとい
う問題は依然として解決されない。本発明の目的は、高
速キャッシュと低速キャッシュを備えるプロセッサにお
いてデータ競合発生時のペナルティを低減することにあ
る。本発明の他の目的は、高速キャッシュと低速キャッ
シュを備えるプロセッサにおいてデータ競合を起こし易
いデータを含むキャッシュラインを高速キャッシュに格
納することにある。本発明の他の目的は、高速キャッシ
ュと低速キャッシュを備えるプロセッサにおいて低速キ
ャッシュから高速キャッシュへのデータ転送をデータ競
合発生時にのみデータ競合によるペナルティ期間に転送
し、転送処理によるペナルティを無くすことにある。

【０００５】

【課題を解決するための手段】階層構造を有する記憶装
置を備えるパイプライン方式のプロセッサにおいて、該
記憶装置におけるキャッシュメモリとして、レイテンシ
ーの短いキャッシュメモリ（以下、高速キャッシュと呼
ぶ）とレイテンシーの長いキャッシュメモリ（以下、低
速キャッシュと呼ぶ）を設け、低速キャッシュの読み出
し出力が得られるステージにおいて高速キャッシュの読
み出し出力と低速キャッシュの読み出し出力のいずれか
を選択し、キャッシュメモリの読み出し出力とするよう
にしている。また、高速キャッシュおよび低速キャッシ
ュはアクセスピッチが同じであるようにしている。さら
に、先行命令の各ステージにおける後続命令とのデータ
競合を検出するデータ競合検出器を設け、先行命令によ
り前記高速キャッシュから読み出したデータを前記デー
タ競合検出器から出力されるデータ競合検出信号のタイ
ミングで取り出し、後続命令のためのデータとして使用
するようにしている。さらに、ライン転送指示器を設
け、前記データ競合検出器はデータ競合検出信号と高速
キャッシュからの高速キャッシュミス判定信号に基づき
高速キャッシュ転送指示信号を出力し、前記ライン転送
指示器は該高速キャッシュ転送指示信号と前記高速キャ
ッシュミス判定信号を入力し、ライン転送信号を出力
し、該ライン転送信号により前記低速キャッシュの読み
出し出力を前記高速キャッシュに転送記憶するようにし
ている。さらに、ライン転送指示器を設け、前記データ
競合検出器はデータ競合検出信号と高速キャッシュから
の高速キャッシュミス判定信号に基づき高速キャッシュ
転送指示信号を出力し、前記ライン転送指示器は該高速
キャッシュ転送指示信号と前記高速キャッシュミス判定
信号と、低速キャッシュミス判定信号を入力し、ライン
転送信号を出力し、該ライン転送信号は、前記高速キャ
ッシュ転送指示信号と高速キャッシュミス判定信号が存
在するとき前記低速キャッシュの読み出し出力を前記高
速キャッシュに転送記憶し、前記低速キャッシュミス判
定信号が存在するとき下位階層記憶装置内のデータを前
記高速キャッシュおよび低速キャッシュに転送記憶する
ようにしている。前記高速キャッシュをｎウェイセット
アソシアティブ方式（ｎ≧２）とし、該高速キャッシュ
には、各ラインの各ウェイにデータ競合検出フラグを設
けると共にデータ競合検出フラグ制御回路と追い出しウ
ェイ決定器を設け、該データ競合検出フラグ制御回路
は、前記データ競合検出器のデータ競合検出信号と、デ
ータ競合に係る高速キャッシュのラインの各ウェイに対
するヒット判定信号に基づき各ウェイのデータ競合検出
フラグを書き込み、前記追い出しウェイ決定器は、高速
キャッシュのラインの記憶内容を追い出すとき、該ライ
ンの各ウェイの内、データ競合検出フラグが立っていな
いウェイの記憶内容を追い出すようにしている。さら
に、前記データ競合検出器は、先行命令の書き込みレジ
スタ番号と後続命令の読み出しレジスタ番号を入力し、
先行命令の書き込みレジスタ番号を直列接続された複数
の遅延手段に入力し、パイプラインの各ステージのタイ
ミングに対応する遅延手段に出力される先行命令の書き
込みレジスタ番号と後続命令の読み出しレジスタ番号を
比較して、一致するときデータ競合検出信号を出力する
ようにしている。また、前記高速キャッシュを２ウェイ
セットアソシアティブ方式とし、該高速キャッシュに
は、各ラインの各ウェイにデータ競合検出フラグを設け
ると共に各ラインに該両データ競合検出フラグの値が等
しいときいずれのウェイのデータを追い出すかを指示す
る追い出しウェイ指示フラグを設け、さらにデータ競合
検出フラグ制御回路と追い出しウェイ決定器を設け、前
記追い出しウェイ決定器は、前記高速キャッシュがアク
セスされたとき読み出される前記各フラグに基づき追い
出しウェイ判定信号を出力し、該データ競合検出フラグ
制御回路は、前記データ競合検出信号に基づくデータ競
合検出フラグ変更信号と低速キャッシュミス判定信号と
該判定信号出力時まで遅延された高速キャッシュの各ウ
ェイヒット判定信号および同じく遅延された前記追い出
しウェイ判定信号を入力して、前記各ウェイのデータ競
合検出フラグおよび追い出しウェイ指示フラグを出力
し、該出力された各フラグを前記高速キャッシュに格納
するようにしている。

【０００６】

【作用】ライン転送指示器により、一度データ競合を起
こしたデータを含むキャッシュラインが優先的に高速キ
ャッシュに格納されるので、データ競合を起こし易いデ
ータを含むキャッシュラインを高速メモリに置くことが
でき、データ競合発生時のペナルティを低減することが
できる。また、データ競合検出フラグによってデータ競
合を起こしやすいラインに印を付けることができ、さら
に、追い出しウェイ決定器によって印の付けられていな
いラインが優先的に高速キャッシュから追い出すことが
できる。また、低速なメモリから読み出したデータを含
むラインを前記低速メモリから高速なメモリに転送する
処理を、データ競合が発生したときのみライン転送指示
器の指示により行うことにより、データ競合によるペナ
ルティ期間に転送処理を行うことが可能となり、結果と
して、転送処理によるペナルティが無くすことができ
る。

【０００７】

【実施例】図１に本発明の実施例のプロセッサの構成を
示すブロック図である。命令はパイプライン方式によっ
て処理される。以下の説明において、ある命令（先行命
令と呼ぶ）がメモリから読み出すデータを後続命令が参
照する場合において、さらに、先行命令がメモリからデ
ータを読み出し終えていないために後続命令の処理が待
たされる場合、後続命令は前記データに関してデータ競
合を起こているというものとする。デコードユニット１
０１は命令をデコードすると同時にパイプラインの制御
と汎用レジスタ１６０の読み書きを行う。信号１０４は
汎用レジスタから読み出されたデータを表わす。信号１
０５は、汎用レジスタから読み出されたデータまたは命
令コードの一部から切り出された定数値である。信号１
５５は、汎用レジスタ１６０に書き込むデータを表わ
す。なお、汎用レジスタ１６０は、それぞれ固有の番号
が付けられた複数の汎用レジスタの総称である。デコー
ドユニット１０１は命令パイプラインの１ステージで処
理される。データ競合検出器１０２は、データ競合が発
生したかどうかを報告するデータ競合検出信号１０３を
出力する。データ競合検出信号１０３の詳細については
後述する。デコードユニット１０１において命令の処理
が行われるステージをＤステージと呼ぶ。

【０００８】演算器１１６はデコードユニット１０１か
ら出力されたデータを用いて演算を行う。信号１１７は
演算結果のデータを表わす。演算器１１６においてロー
ド命令やストア命令が処理される場合、信号１１７はロ
ードまたはストアを行うメモリのアドレスを表わす。演
算器１１６において命令の処理が行われるステージをＥ
ステージと呼ぶ。高速キャッシュ１２４はメモリのアド
レスを表わす演算器からの信号１２２を受け取ってキャ
ッシュを検索し、前記アドレスにより示されたデータが
高速キャッシュ１２４の中に存在する場合は（すなわ
ち、高速キャッシュ１２４がヒットした場合は）そのデ
ータを信号１２５に出力する。前記データが高速キャッ
シュ１２４に存在しない場合には（すなわち、高速キャ
ッシュ１２４がミスした場合には）、高速キャッシュミ
ス判定信号１２６に１を出力する。また、アドレスバス
１２３は信号１１７により表わされるアドレスを低速キ
ャッシュ１３４に送るためのバスである。命令処理にお
いて、高速キャッシュ１２４やアドレスバス１２３にお
いて処理が行われるステージをＡ１ステージと呼ぶ。な
お、高速キャッシュ１２４の出力信号１２５は１ワード
のデータ幅を持っており、命令で使用するデータを一度
に読み出すことができる。

【０００９】低速キャッシュ１３４は、アドレス１３３
を入力してキャッシュを検索し、前記アドレスにより示
されたデータが低速キャッシュ１３４の中に存在する場
合は（すなわち、低速キャッシュ１２４がヒットした場
合は）そのデータを信号１３５に出力する。前記データ
が低速キャッシュ１３４に存在しない場合には（すなわ
ち、低速キャッシュ１２４がミスした場合には）、Ａ２
ステージ低速キャッシュミス判定信号１３６に１を出力
する。一方、信号１３２は、ラッチ１３０に存在するデ
ータをラッチ１４０に転送する。この信号１３２は、低
速キャッシュ側の処理と高速キャッシュ側の処理のステ
ージ数を等しくするために存在する。命令処理におい
て、低速キャッシュ１３４と信号１３２において処理が
行われるステージをＡ２ステージと呼ぶ。なお、低速キ
ャッシュ１３４の出力信号１３５は、キャッシュライン
の大きさと同じ大きさのデータ幅を持っている。そし
て、命令で使用するデータのみではなく、そのデータを
含むキャッシュラインのすべてのデータが一度に読み出
される。

【００１０】データバス１４３は、低速キャッシュ１３
４の出力データをラッチ１５１に送る。また、信号１４
２はラッチ１４０に存在するデータをラッチ１５０に送
る。この信号１４２は、低速キャッシュ側の処理と高速
キャッシュ側の処理のステージ数を等しくするために存
在する。命令処理において、データバス１４３と信号１
４２において処理が行われるステージをＡ３ステージと
呼ぶ。低速キャッシュの周辺にアドレスバス１２３およ
びデータバス１４３が存在する理由は、低速キャッシュ
をデコードユニットや演算器、高速キャッシュなどから
なるプロセッサ本体と低速キャッシュを離して配置する
ことを可能にするためである。このことにより、低速キ
ャッシュには大きな面積が必要な大容量メモリを持たせ
ることができる。低速キャッシュとしては、例えば、大
容量のシンクロナスＳＲＡＭチップを用いることができ
る。データアライナ１５６は、低速キャッシュから読み
出されてラッチ１５１に格納されている１ライン分のデ
ータの中から、命令で使用する部分を切り出して信号１
５７に出力する。データセレクタ１５４は高速キャッシ
ュ１２４がヒットした場合にはラッチ１５０のデータ
を、高速キャッシュ１２４がヒットしなかった場合には
データアライナ１５６の出力を選択する。セレクタ１５
４の出力は、信号１５５を経由してデコードユニット１
０１の内部にある汎用レジスタ１６０に書き込まれる。
命令処理において、データアライナ１５６やセレクタ１
５４で処理が行われ、汎用レジスタへデータが書き込ま
れるステージをＷステージと呼ぶ。

【００１１】バイパスセレクタ１１８は、先行命令がメ
モリからロードしたデータを後続命令が使用する場合
に、キャッシュから読み出されたデータを演算器に直接
おくるために存在する。バイパスセレクタ１１８は図２
の各比較器の出力により制御される。先行命令において
高速キャッシュ１２４がヒットした場合は、先行命令の
Ａ１ステージを終了した直後のサイクルにおいて、前記
先行命令が前記キャッシュから読み出してラッチ１３０
に格納されているデータをバイパスセレクタ１１８が選
択することにより、後続命令のＥステージの処理に前記
データを使用することが可能である。先行命令において
高速キャッシュ１２４がヒットした場合には、また、先
行命令のＡ２ステージを終了した直後のサイクルにおい
て、前記先行命令が前記キャッシュから読み出してラッ
チ１４０に格納されているデータをバイパスセレクタ１
１８が選択することにより、後続命令のＥステージの処
理に前記データを使用することが可能である。さらに、
また、先行命令がＡ３ステージを終了した直後のサイク
ルにおいて、セレクタ１５４から出力されるデータを表
わす信号１５５をバイパスセレクタ１１８が選択するこ
とにより、後続命令のＥステージの処理に前記データを
使用することが可能である。この場合、セレクタ１５４
においては、もし、前記先行命令において高速キャッシ
ュ１２４がヒットしていれば高速キャッシュ１２４から
読み出されたデータを表わす信号１５２が、さもなくば
低速キャッシュ１３４から読み出したデータを表わす信
号１５７がそれぞれ選択される。なお、実行順序におい
て前記先行命令のすぐ次の命令が前記後続命令であると
は限らない。前記先行命令と前記後続命令の間にいくつ
かの命令が入る可能性もある。

【００１２】このプロセッサにおいて、高速キャッシュ
はＡ１ステージで、低速キャッシュはＡ２ステージで動
作する。すなわち、両方のキャッシュともに、１サイク
ルピッチで動作する。一方、演算器で計算されたアドレ
スを出力する信号１１７がラッチ１２０またはラッチ１
２１に格納されてから、演算器の入力となるラッチ１３
０またはラッチ１５１にデータが格納されるまでのサイ
クル数、すなわち、レイテンシーは、高速キャッシュを
使用した場合は１サイクルであるが、低速キャッシュを
使用した場合は３サイクルとなる。データバス１５３
は、ラッチ１５１に格納されている、低速キャッシュか
ら出力されたデータを、高速キャッシュ１２４に転送す
るための信号である。また、データバス１９０は、プロ
セッサ外部にある下位階層記憶装置（例えば、メインメ
モリ）に接続されており、下位階層記憶装置から送られ
てくるデータを低速キャッシュ１３４または低速キャッ
シュ１３４と高速キャッシュ１２４の両方に転送するた
めの信号である。前者および後者の転送は、キャッシュ
ラインを単位として行われる。以下、これらの転送をラ
イン転送と呼ぶ。

【００１３】ライン転送指示器１０６は、どのメモリか
らどのメモリへライン転送を行うかどうかを指示する。
また、データ競合検出フラグ１０８は、高速キャッシュ
のラインごとに存在し、そのラインを読み出したときに
データ競合が発生したことがあるかどうかを記憶してい
る。さらに、データ競合検出フラグ制御回路１０７は、
データ競合検出信号１０３の値によってデータ競合検出
フラグ１０８の値を制御する。追い出しウェイ決定器１
０９は、ライン転送によってあるキャッシュラインを高
速キャッシュに転送する際に、そのラインをどのウェイ
に格納するかを決定する。この転送によって、そのライ
ンと同一のカラムアドレスを持ち、前記ウェイと同一の
ウェイに格納されていたキャッシュラインは、高速キャ
ッシュから追い出される。ライン転送指示器１０６の出
力がデータ競合検出信号１０３をもとに決定されること
は本発明の特徴である。また、本発明の別の特徴は、キ
ャッシュが、データ競合検出信号１０３の値によって制
御されるデータ競合検出フラグ１０８を有し、さらに、
その値を用いて追い出しウェイ決定器１０９によって追
い出しウェイを決定することは本発明の別の特徴であ
る。以下、データ競合検出信号１０３、ライン転送指示
器１０６、データ競合検出フラグ制御回路１０７、デー
タ競合検出フラグ１０８、及び、追い出しウェイ決定器
１０９について順次説明する。

【００１４】図２はデータ競合検出器１０２の詳細を表
わす。読み出しレジスタ番号２００は、Ｄステージに出
力される信号であり、デコードユニット１０１において
命令をデコードすることによって生成される。この番号
は、前記命令によって読み出される汎用レジスタの番号
を表わす。書き込みレジスタ番号２０１は、Ｄステージ
に出力される信号であり、デコードユニット１０１にお
いて命令をデコードすることによって得られる。この番
号は、前記命令によって書き込まれる汎用レジスタの番
号を表わす。ラッチ２０２及びラッチ２０３は、それぞ
れ読み出しレジスタ番号２００及び書き込みレジスタ番
号２０１の値を保持する。信号２０４及び信号２０５
は、それぞれ、読み出しレジスタ番号２００及び書き込
みレジスタ番号２０１の値を遅延させた値を持つ信号で
あり、Ｅステージに出力される。信号２０４はＥステー
ジで処理される命令が読み出すべき汎用レジスタの番号
を示す。この汎用レジスタの内容は、Ｄステージで直接
汎用レジスタから信号１０４に読み出された後に、Ｅス
テージで信号１１２を経由して演算器に転送される場合
と、Ｅステージにおいて汎用レジスタを通さずにバイパ
スセレクタ１１８を経由して演算器１１６に転送される
場合の２つの場合がある。信号２０５はＥステージで処
理されている命令が書き込もうとしている汎用レジスタ
の番号を示す。信号２１１は信号２０５を遅延させた信
号であり、Ａ１ステージで処理されている命令が書き込
もうとしている汎用レジスタの番号を示す。信号２２１
は信号２１１を遅延させた信号であり、Ａ２ステージで
処理されている命令が書き込もうとしている汎用レジス
タの番号を示す。信号２３１は信号２２１を遅延させた
信号であり、Ａ３ステージで処理されている命令が書き
込もうとしている汎用レジスタの番号を示す。

【００１５】比較器２１２、比較器２２２、比較器２３
２は、それぞれ、信号２１１、信号２２１、信号２３１
と信号２０４を比較する。もし、信号の値が等しけれ
ば、それぞれ、信号２１３、２２３、２３３に値１を出
力する。例えば、比較器２１２の出力である信号２１３
の値が１であるということは、Ａ１ステージで処理され
ている命令（先行命令と呼ぶ）の書き込みレジスタ番号
とＥステージで処理されている命令（後続命令と呼ぶ）
の読み出しレジスタ番号が一致していることを意味す
る。すなわち、先行命令が汎用レジスタに書き込もうと
しているデータを後続命令が読み出そうとしている。他
の比較器についても、先行命令が処理されているステー
ジが異なる以外は同様である。

【００１６】高速キャッシュミス判定信号１２６は、高
速キャッシュがミスしたときに１が出力される信号であ
る。この信号はＡ１ステージで出力される。信号２２５
は信号１２６を遅延させた信号であり、Ａ２ステージで
処理されている命令が高速キャッシュをミスしていたこ
とを表わす。信号２３５は信号２２５を遅延させた信号
であり、Ａ３ステージで処理されている命令が高速キャ
ッシュをミスしていたことを表わす。

【００１７】信号２２７は、Ａ２ステージで処理されて
いる命令（先行命令と呼ぶ）が高速キャッシュをミスし
ており、さらに、前記先行命令が汎用レジスタに書き込
もうとしているデータをＥステージで処理されている命
令（後続命令と呼ぶ）が読み出そうとしているときに１
となる。この信号が１のとき、Ａ２ステージの先行命令
は高速キャッシュをミスしているのでまだキャッシュか
らデータが読み出していない。したがって、後続命令は
Ｅステージは実行することができない。信号２３７は、
Ａ３ステージで処理されている命令（先行命令と呼ぶ）
が高速キャッシュをミスしており、さらに、前記先行命
令が汎用レジスタに書き込もうとしているデータをＥス
テージで処理されている命令（後続命令と呼ぶ）が読み
出そうとしているときに１となる。この信号が１のと
き、Ａ３ステージの先行命令は高速キャッシュをミスし
ているのでまだキャッシュからデータが読み出していな
い。したがって、後続命令Ｅステージは実行することが
できない。信号２１３はＡ１ステージで処理されている
命令（先行命令と呼ぶ）が汎用レジスタに書き込もうと
しているデータをＥステージで処理されている命令（後
続命令と呼ぶ）が読み出そうとしているときに１とな
る。この信号が１のとき、Ａ３ステージの先行命令はま
だキャッシュからデータが読み出していない。したがっ
て、後続命令Ｅステージは実行することができない。

【００１８】Ｅステージ再実行信号２５５は、現在Ｅス
テージで処理されている命令を、次のサイクルにおいて
もＥステージで処理し直すことを指示する信号である。
信号２５５は、信号２１３、または、信号２２７、また
は、信号２３７が１のときに１となる。信号２５５が１
であるとき、Ｅステージで処理されている命令が汎用レ
ジスタから読み出そうとしているデータが、まだ先行命
令によって用意されていないことを意味する。したがっ
て、信号２５５が１である間はＥステージを実行するこ
とができない。

【００１９】高速キャッシュ転送指示信号２３７は、前
述した通り、Ａ３ステージで処理されている命令（先行
命令と呼ぶ）が高速キャッシュをミスしており、さら
に、前記先行命令が汎用レジスタに書き込もうとしてい
るデータをＥステージで処理されている命令（データ競
合命令と呼ぶ）が汎用レジスタから読み出そうとしてい
るときに１となる。あるサイクルにおいてこの信号が１
であるとき、前述した通り次のサイクルにおいてデータ
競合命令のＥステージの処理が再実行される。さらに、
この再実行と同時に低速キャッシュから読み出されたキ
ャッシュラインを高速キャッシュに書き込む処理が行わ
れる。本信号２３７はこの書き込みを指示する信号でも
ある。高速キャッシュに書き込むことによって、前記先
行命令と前記後続命令からなる命令列と同じ様な命令列
を再び実行した場合に、データ競合が発生する可能性を
減らすことができる。

【００２０】ある命令（先行命令と呼ぶ）がＡ２ステー
ジにあり、かつ、信号２２３が１であるときには、Ｅス
テージで処理されている命令（後続命令と呼ぶ）がデー
タ競合を起こす可能性がある。もし、先行命令において
高速キャッシュがヒットしていれば、データ競合が発生
しない。もし、先行命令において高速キャッシュがミス
していれば、データ競合が発生する。もし、先行命令に
おいて高速キャッシュがヒットしている場合には、先行
命令が読み出したデータが高速キャッシュにあり続ける
限り、次回に同じような命令列を実行した場合にも高速
キャッシュがヒットしてデータ競合が発生しない。この
ことから、Ａ２ステージで処理されている命令が読み出
したデータがもし高速キャッシュに存在した場合には、
信号２２３が１であるときにはそのデータが高速キャッ
シュから追い出されにくくすれば良いことが分かる。信
号２３３は、信号２２３と同様な意味を持つ。ただし、
信号２２３がＡ２ステージに関係する代わりに、信号２
３３ではＡ３ステージに関係する。信号２５１は信号２
２３を遅延させた信号である。信号２５３は、Ａ３ステ
ージで処理されている命令が読み出そうとしたデータが
もし高速キャッシュに存在した場合に、そのデータを高
速キャッシュから追い出されにくくすることを指示する
信号である。

【００２１】以上のように、データ競合検出器１０２の
特徴は、先行命令において高速キャッシュがヒットした
かどうかによって、データ競合検出器１０２の出力を制
御することである。高速キャッシュがミスしているとき
は、低速キャッシュからデータが読み出されるまでデー
タ競合の検出を行って、検出されればＥステージ再実行
信号２５５を出力する。このようなデータ競合検出器１
０２の特徴によって、高速キャッシュがミスしていて、
かつ、後続命令のデータ競合がない場合において後続命
令を実行することが可能となる。

【００２２】図３はライン転送指示器の詳細を表わす。
以下、ライン転送指示器について説明する。高速キャッ
シュミス判定信号１２６と低速キャッシュミス判定信号
１４５は、図１に示されたものと同じである。また、高
速キャッシュ転送指示信号２３７は図２に示されたもの
と同じである。信号３１１は信号１２６を遅延させたも
ので、Ａ２ステージにおいて出力される。信号３２１は
信号３１１を遅延させたものである。信号３２１、１４
５、２３７は、いずれもＡ３ステージで出力される信号
である。真理値表３３０は、信号３２１、１４５、２３
７を入力してライン転送指示信号１８０を出力する組み
合わせ論理である。ライン転送指示信号１８０は、信号
３４１、３４２、３４３の３本により構成される。信号
３４１は低速キャッシュから高速キャッシュへの転送を
指示する。信号３４２は、下位階層記憶装置から高速キ
ャッシュへの転送を指示する。信号３４３は下位階層記
憶装置から低速キャッシュへの転送を指示する。

【００２３】真理値表の中で、行３３１、３３４は、高
速キャッシュ、低速キャッシュ、下位階層記憶装置をそ
れぞれ第１階層キャッシュ、第２階層キャッシュ、メイ
ンメモリと見なした場合の従来技術における３階層メモ
リの動作によく似ている。行３３１は、高速キャッシュ
も低速キャッシュもミスしない場合には、いかなるライ
ン転送も指示しないことを意味する。行３３４は、低速
キャッシュがミスした場合には、下位階層記憶装置から
高速キャッシュと低速キャッシュの両方への転送を指示
する。なお、この真理値表では、低速キャッシュがミス
した場合には高速キャッシュも必ずミスすることを仮定
している。真理値表の中で、行３３２、３３３は本発明
の特徴となっている。行３３３は、高速キャッシュがミ
スして低速キャッシュがヒットした場合において、さら
に、高速キャッシュ転送指示信号２３７が１であったと
きのみ低速キャッシュから高速キャッシュにライン転送
を行うことを指示する。行３３２は、高速キャッシュが
ミスして低速キャッシュがヒットした場合においても、
高速キャッシュ転送指示信号２３７が０であった場合に
はいかなるライン転送も指示しないことを意味する。高
速キャッシュ転送指示信号２３７は、前述のように、デ
ータ競合が発生したときに１となる信号である。このよ
うに、データ競合が発生したときのみ高速キャッシュへ
の転送を指示することにより、容量が比較的少ない高速
キャッシュを有効に利用することができる。

【００２４】図４は高速キャッシュ１２４に含まれてい
る、データ競合検出フラグ制御回路１０７とデータ競合
検出フラグ１０８と追い出しウェイ決定器１０９の詳細
を表わす。カラムアドレス４００は、高速キャッシュの
カラムを表わすアドレスであり、アドレスを表わす信号
１２２（図１）の一部分である。なお、本実施例におい
ては、キャッシュは２ウェイセットアソシアティブ方式
を用いているものとする。データ競合フラグは高速キャ
ッシュのラインごとに存在し、ウェイ０データ競合フラ
グ４１０とウェイ１データ競合フラグ４１１により構成
される。ウェイ０データ競合フラグ４１０はウェイ０の
キャッシュラインに対応する。ウェイ１データ競合フラ
グ４１１はウェイ１のキャッシュラインに対応する。デ
ータ競合フラグ４１０及び４１１は、高速キャッシュの
カラムの数だけそれぞれ存在し、カラムアドレス４００
によってそれぞれひとつが選択されて、それぞれ信号４
２１、信号４２２として出力される。ある命令によって
あるラインに含まれるデータが読み出され、かつ、前記
命令の後続命令によってそのデータが参照された場合
に、前記ラインに対応するデータ競合フラグが１とな
る。本発明においては、データ競合フラグが１であるラ
インは、１でないラインに比べて高速キャッシュから追
い出されにくい。

【００２５】ＬＲＵフラグ４１２は追い出しウェイ指示
フラグであり、キャッシュのカラムごとに存在し、カラ
ムアドレス４００によって、ウェイ０データ競合フラグ
４１０とウェイ１データ競合フラグ４１１が同じ値のと
き、追い出されにくいウェイの番号を指示する。カラム
アドレス４００によって選択される２つのラインのう
ち、ＬＲＵ信号４２０が０のときはウェイ０のライン
が、ＬＲＵ信号４２０が１のときはウェイ１のラインが
追い出されにくい。

【００２６】追い出しウェイ決定器１０９は、あるライ
ンを高速キャッシュに転送する際に、転送する先のウェ
イを決定する組み合わせ論理である。このとき、追い出
しウェイ決定器１０９により指定されたウェイと、カラ
ムアドレス４００により指定されるカラムによって決定
される位置にそのラインのデータが転送されると同時
に、既にその位置に格納されていたデータは高速キャッ
シュから追い出される。図４において追い出しウェイ決
定器１０９の機能を表わす組み合わせ論理を真理値表の
形で示している。追い出しウェイ判定信号４４０は、古
いデータを追い出して新しいラインを転送するウェイを
表わす信号であり、値が１であればウェイ１に、値が０
であればウェイ０にラインを転送することを意味する。
真理値表の行４３０から行４３３は、ウェイ０データ競
合検出フラグの値を表わす信号４２１とウェイ１データ
競合検出フラグの値を表わす信号４２２が同じ値の場合
を示している。この場合には、従来のキャッシュと同じ
ように、ＬＲＵフラグによって追い出しウェイを決定し
ている。すなわち、ＬＲＵ信号４２０が０のときはウェ
イ１を表わす値を、ＬＲＵ信号４２０が１のときはウェ
イ０を表わす値を追い出しウェイ判定信号として出力し
ている。

【００２７】行４３４は、ウェイ１データ競合検出フラ
グ信号４２２が１でウェイ０データ競合検出フラグ信号
４２１が０の場合を表わす。本発明においては、この場
合、ウェイ１のラインのデータはウェイ０のラインのデ
ータよりもデータ競合が起こしやすいものと仮定してい
る。そこで、この場合、ＬＲＵ信号４２０の値にかかわ
らず、ウェイ０を表わす値を追い出しウェイ判定信号と
して出力する。行４３５は、行４３５に対して信号４２
１と信号４２２の値がいれ代わったた場合であり、ウェ
イ１を表わす値を追い出しウェイ判定信号として出力す
る。このようにＬＲＵ信号のみでなく、データ競合検出
フラグ信号を用いて追い出しウェイを決定していること
に特徴がある。

【００２８】データ競合検出フラグ制御回路１０７は、
データ競合検出信号に基づくデータ競合検出フラグ変更
信号２５３などをもとに、データ競合検出フラグ４１
０、４１１やＬＲＵフラグ４１２の値を制御する。Ａ３
ステージウェイ０ヒット判定信号４５０は、命令におい
て高速キャッシュのウェイ０がヒットした場合に１とな
る信号であり、その命令がＡ３ステージで処理されてい
るときに出力される。Ａ３ステージウェイ１ヒット判定
信号４５１は、命令において高速キャッシュのウェイ１
がヒットした場合に１となる信号であり、その命令がＡ
３ステージで処理されているときに出力される。低速キ
ャッシュミス判定信号は１４５は、命令において低速キ
ャッシュをミスした場合に１になる信号であり、その命
令がＡ３ステージで処理されているときに出力される。
Ａ３ステージ追い出しウェイ判定信号４５２は追い出し
ウェイ判定信号４４０を遅延させた信号であり、命令が
Ａ３で処理されているときに出力される。

【００２９】ＬＲＵフラグ変更信号４５４、ウェイ０デ
ータ競合検出フラグ変更信号４５５、ウェイ１データ競
合検出フラグ変更信号４５６は、それぞれ、ＬＲＵフラ
グ４１２、ウェイ０データ競合検出フラグ４１０、ウェ
イ１データ競合検出フラグ４１１を変更するための信号
である。これらの信号は、「０」、「１」、「ＮＣ」の
３つの値を表わす信号である。それぞれの変更信号は、
それに対応するそれぞれのフラグに対して、値「０」に
よってフラグを０にセットすることを指示し、値「１」
によってフラグを１にセットすることを指示し、値「Ｎ
Ｃ」によってフラグの値を変更しないことを指示する。
なお、フラグの値の変更は、信号４１６で示されるカラ
ムアドレスに対応するフラグに対してのみ行われる。以
下の説明においてもこのことが前提である。信号４１６
はカラムアドレス４００を遅延させた信号であり、Ａ３
ステージにおいて出力される。

【００３０】図４において、データ競合検出フラグ制御
回路１０７の論理は真理値表の形式で表現されている。
行４６０、４６１、４６２、４６３はデータ競合検出フ
ラグ変更信号２５３が１の場合を示す。信号が１の場
合、Ａ３ステージで処理されている命令によってメモリ
から読み出されたデータが格納されているキャッシュラ
インに対応するデータ競合検出フラグが１にセットされ
る。行４６０は前記命令において高速キャッシュのウェ
イ０がヒットした場合を示す。この場合、ウェイ０デー
タ競合検出フラグ４１０をセットするために信号４５５
（ＣＣＦ０）が１となる。行４６２は、前記命令におい
て高速キャッシュがヒットせず、かつ、追い出しウェイ
信号が０を示していた場合を示す。この場合、前記命令
が読み出そうとしたデータを含むラインが高速キャッシ
ュのウェイ０に転送されるので、ウェイ０データ競合検
出フラグ４１０をセットするために信号４５５（ＣＣＦ
０）が１となる。行４６４、４６５、４６８はデータ競
合検出フラグ変更信号２５３が０の場合であり、データ
競合検出フラグ４１０、４１１は変更されない。行４６
６、４６７はデータ競合検出フラグ変更信号２５３が０
の場合であり、かつ、高速キャッシュと低速キャッシュ
が両方がミスした場合を示す。この場合、ラインデータ
が転送される方のウェイにあるデータ競合検出フラグが
０にリセットされる。例えば、行４６６はＡステージ追
い出しウェイ判定信号４５２の値が０の場合を示してい
るので、ウェイ０にラインデータが転送される。この場
合、ウェイ０データ競合検出フラグ４１０がリセットさ
れる。

【００３１】図１に示されるプロセッサの動作を表わす
タイムチャートを図５ないし図７に示す。図５ないし図
６はキャッシュミスが発生しない場合を、図７にはキャ
ッシュミスが発生する場合をそれぞれ示す。図５はデー
タ競合が発生しない場合のタイムチャートである。な
お、この図では先行命令において低速キャッシュはヒッ
トしているものと仮定している。高速キャッシュはヒッ
トしていてもミスしていてもかまわない。５０１は時刻
を表わす。時刻の単位はサイクルであり、以下のタイム
チャートでも同様である。図の中に長方形は、長方形の
置かれた位置により示される時刻に、長方形の置かれた
位置により示されるステージにおいて、ある命令の処理
が行われていることを表わす。太線の長方形で示される
命令５０２はデータをメモリから読み出してある汎用レ
ジスタに書き込む命令（先行命令と呼ぶ）を表わす。ま
た、細線の長方形で示される命令５０３は命令５０２の
後に実行され、データをある汎用レジスタから読み出し
て演算器（１１６）の入力データとして使用する命令
（後続命令と呼ぶ）を表わす。図５の例においては、先
行命令５０２で書き込まれたデータは後続命令５０３で
は使用されない場合が示されている。すなわち、先行命
令５０２が書き込む汎用レジスタの番号と後続命令５０
３が読み出す汎用レジスタの番号が互いに異なる。この
ときは、先行命令５０２の処理の進行状況のいかんに関
わらず命令５０３がすぐに実行される。図における時
刻、先行命令、後続命令の表記方法は、以下同様であ
る。

【００３２】図６及び図７はデータ競合が発生する場合
のタイムチャートである。すなわち、先行命令５０２が
書き込む汎用レジスタの番号と後続命令５０３が読み出
す汎用レジスタの番号が互いに等しい。これらの図のう
ち、図６は先行命令が高速キャッシュをヒットした場合
を示す。先行命令６０２が高速キャッシュをヒットした
場合、Ａ１ステージでデータを読み出すことができる。
すなわち、時刻３で先行命令がデータを読み出す。しか
し、時刻３の開始時点においては、先行命令がデータ読
み出しが完了していないために、後続命令のＥステージ
は実行できない。そこで次のサイクル（時刻４）に後続
命令のＥステージが再実行される。そして、時刻４にお
いて、先行命令６０２が読み出したデータが演算器１１
６（図１）に入力されて、後続命令６０３のＥステージ
の処理は完了する。矢印６０９は、時刻３にＡ１ステー
ジにおいて処理中の先行命令６０２が読み出したデータ
が、時刻４にＥステージにおいて処理中の後続命令６０
３が使用することを便宜的に表わしたものである。以下
の図でも同様である。後続命令のＥステージは、図５の
場合と比べて１サイクル遅れる。すなわち、後続サイク
ルが被るペナルティは１サイクルである。このように、
先行命令が高速キャッシュをヒットしたときにデータ競
合が発生した場合には、わずか１サイクルのペナルティ
で後続命令を実行することができる。

【００３３】図７は先行命令において高速キャッシュが
ミスし、低速キャッシュがヒットした場合のタイムチャ
ートである。先行命令７０２はＡ３ステージでデータを
ラッチ１５１（図１）にセットし、次の時刻（時刻６）
において後続命令７０３が演算器１１６（図１）の入力
としてそのデータを使用することができる。したがっ
て、時刻６より前においては後続命令７０３のＥステー
ジの処理は実行できずに待たされる。そして、その処理
は時刻６において実行される。Ｅステージの処理は３回
待たされて４回目に実行されるので、後続命令が被るペ
ナルティは３サイクルである。このように、データ競合
が発生した場合には、先行命令が高速キャッシュをミス
した場合（図７）は、ミスしない場合（図６）に比べて
ペナルティが大きくなる。

【００３４】今日、高級言語から命令列を生成するコン
パイラの進歩によってデータ競合が発生する頻度は以前
よりは減ってきてはいるもののなくすことはできていな
い。データ競合が起こる例として、ポインタによるデー
タ参照処理が上げられる。この処理の中で、ある命令
（先行命令）はメモリから汎用レジスタにポインタを読
み込み、後続命令はそのポインタの値を用いてデータの
アドレスを計算し、メモリからデータを読み出す。この
とき、後続命令がポインタの値を参照するときにデータ
競合が発生する。ポインタのようにデータ競合を起こし
やすいデータは、高速メモリに存在した方が存在しない
場合よりも後続命令が被るペナルティのサイクル数が少
なくてすむ。そこで、本発明においては、メモリからデ
ータを読み出す際に高速キャッシュをミスし、かつ、後
続命令がそのデータに関してデータ競合を起こしていた
場合、そのデータを含むキャッシュラインを高速キャッ
シュに転送する。このことにより、次にこのデータが読
み込まれたときには、ペナルティが少なくて済む。図７
の場合においても、低速キャッシュの内容が高速キャッ
シュに転送している。次にこの転送について説明する。
命令７０２はＡ２ステージ（時刻４）において、この命
令が汎用レジスタに格納すべきデータを低速キャッシュ
から読み出すとともに、そのデータが属するキャッシュ
ラインの中に含まれるデータをすべて読み出し、これら
のデータをラッチ１４１（図１）に格納する。命令７０
２はＡ３ステージ（時刻５）において、ラッチ１４１に
格納に格納されたデータをデータバス１４３に出力し、
ラッチ１５１に格納する。時刻６においては次の３つの
動作が行われる。 （１）ラッチ１５１に格納されたデータが、データアラ
イナ１５６とセレクタ１５４を経由してデコードユニッ
ト１０１の中にある汎用レジスタ１６０に書き込まれ
る。 （２）ラッチ１５１に格納されたデータがデータアライ
ナ１５６とセレクタ１５４とバイパスセレクタ１１８を
経由して演算器１１６に送られる。演算器１１６では後
続命令７０３がこのデータを使用してＥステージの処理
を行う。 （３）ラッチ１５１に格納されたラインデータのすべて
がセレクタ１８１を経由して高速キャッシュ１２４に書
き込まれる。時刻７においては、後続命令７０３がＡ２
ステージの処理を行う。

【００３５】本発明のひとつの特徴は、データ競合によ
り後続命令７０３がＥステージに留まっている間に、低
速キャッシュから高速キャッシュへの転送が終了してし
まうことにある。時刻３、時刻４、時刻５において後続
命令７０３はデータ競合のためにＥステージの処理を実
行することはできないが、その間に先行命令７０２は低
速キャッシュからラインデータを読み出している。ま
た、時刻６において後続命令７０３はデータ競合が解除
されてＥステージの処理を実行するが、その間に先行命
令７０２は高速キャッシュへラインデータを書き込む
（記号７１１）。後続命令７０３が演算器において計算
したアドレスをもとにメモリからデータを読み出す命令
であったとしても、高速キャッシュからの読み出しは時
刻７（記号７１２）に行われるので、先行命令７０２と
は処理が衝突しない。このように、データ競合による命
令処理の待ちとライン転送による命令処理の待ちを重ね
合せることにより、プロセッサ全体としての処理性能を
向上することが可能である。

【００３６】次に、図７で示される場合について、デー
タ競合検出器（図２）およびライン転送指示器（図３）
の動作を説明する。先行命令７０２のＥステージの処理
が実行される時刻２において、先行命令７０２がメモリ
から読み出したデータを書き込もうとしている汎用レジ
スタの番号（以下、先行命令の書き込みレジスタ番号と
呼ぶ）はラッチ２０３に格納されている（記号７２
０）。なお、図７では、先行命令の書き込みレジスタ番
号が「７」である場合を示している。時刻３において、
先行命令の書き込みレジスタ番号はラッチ２０５に格納
されている（記号７２１）。また、時刻３においては、
後続命令７０３のＥステージの処理が開始されており、
ラッチ２０２に後続命令７０３が読み出す汎用レジスタ
の番号（以下、後続命令の読み出しレジスタ番号と呼
ぶ）が格納されている（記号７２４）。なお、図７で
は、後続命令の読み出しレジスタ番号が「７」である場
合を示している。先行命令の書き込みレジスタ番号と後
続命令の読み出しレジスタ番号は同一であるため、比較
器２１３の出力が１となり、Ｅステージ再実行信号２５
５の値が１となる。この信号は、次の時刻（時刻４）に
も後続命令のＥステージの処理を再実行するように指示
する。また、高速キャッシュミス判定信号１２６には１
が出力される（記号７１３）。時刻４において、先行命
令の書き込みレジスタ番号はラッチ２２０に存在する
（記号７２２）。一方、後続命令の読み出しレジスタ番
号は、Ｅステージ再実行信号２５５の指示によりラッチ
２０２に留まる（記号７２５）。比較器２２２はラッチ
２２０とラッチ２０２を比較して１を出力する。一方、
ラッチ２２４は１を出力するので、信号２２７が１とな
る。信号２２７は、先行命令が高速キャッシュをミスし
たために、後続命令が使用するデータがメモリからまだ
読み出されていないことを表わす。信号２２７によりＥ
ステージ再実行信号２５５が１となる（記号７３１）。
この信号は、次の時刻（時刻５）にも後続命令のＥステ
ージの処理を再実行するように指示する。

【００３７】時刻５において、先行命令の書き込みレジ
スタ番号はラッチ２３０に存在する（記号７２３）。一
方、後続命令の読み出しレジスタ番号は、Ｅステージ再
実行信号２５５の指示によりラッチ２０２に留まる（記
号７２７）。比較器２３２はラッチ２３０とラッチ２０
２を比較して１を出力する。一方、ラッチ２３４は１を
出力するので、信号２３７が１となる（記号７３４）。
信号２３７によりＥステージ再実行信号２５５が１とな
る（記号７３２）。この信号は、次の時刻（時刻６）に
も後続命令のＥステージの処理を再実行するように指示
する。また、高速キャッシュ転送指示信号２３７は、ラ
イン転送指示器（図３）に送られる。ライン転送指示器
（図３）には、時刻３において値１を持つ高速キャッシ
ュミス判定信号１２６が入力されているので（記号７１
３）、時刻４においてはラッチ３１０から、時刻５にお
いてはラッチ３２０から値１が出力される。時刻５にお
いては、低速キャッシュミス判定信号には０が（記号７
１６）、高速キャッシュ転送指示信号には１が出力され
る（記号７３４）。真理値表３３０においては行３３３
にしたがって信号３４１に１が出力される。信号３４１
は、低速キャッシュから高速キャッシュへデータを転送
することを指示する。この信号はライン転送指示信号１
８０を構成するひとつの信号として高速キャッシュに送
られる。時刻６において、信号３４１の指示に従い、低
速キャッシュからデータバス１５３経由で送られてきた
ラインデータが高速キャッシュに格納される（記号７１
１）。

【００３８】

【発明の効果】本発明によれば、データ競合発生時にお
ける記憶装置によるペナルティを低減することができ
る。また、データ競合を起こし易いデータを含むキャッ
シュラインを高速キャッシュに記憶させておくことがで
き、かつ該キャッシュラインを追い出されにくくするこ
とができる。また、低速キャッシュから高速キャッシュ
へのデータ転送をデータ競合発生時にのみデータ競合に
よるペナルティ期間に転送するため、転送処理によるペ
ナルティを無くすことができる。

【図面の簡単な説明】

【図１】本発明の１実施例のプロセッサの構成を示す図
である。

【図２】データ競合検出器の構成を示す図である。

【図３】ライン転送指示器の構成を示す図である。

【図４】高速キャッシュに含まれるデータ競合検出フラ
グ制御回路、データ競合検出フラグ、追い出しウェイ決
定器を詳細に説明するための図である。

【図５】プロセッサにおけるデータ競合なしの場合の動
作のタイムチャートを示す図である。

【図６】プロセッサにおけるデータ競合ありの場合の動
作のタイムチャートを示す図である。

【図７】プロセッサにおける高速キャッシュミスがあり
かつでデータ競合発生時の場合の動作のタイムチャート
を示す図である。

【符号の説明】

１０１ デコードユニット １０２ データ競合検出器 １０３ データ競合検出信号 １０６ ライン転送指示器 １０７ データ競合検出フラグ制御回路 １０８ データ競合検出フラグ １０９ 追い出しウェイ決定器 １１４、１１８、１５４、１８１ セレクタ １１６ 演算器 １２４ 高速キャッシュ １３４ 低速キャッシュ ２１２、２２２、２３２ 比較器 ２５２、２５４ ＯＲゲート ２２６、２３６ ＡＮＤゲート

Claims (8)

【特許請求の範囲】
1. 【請求項１】 階層構造を有する記憶装置を備えるパイ
   プライン方式のプロセッサにおいて、 該記憶装置におけるキャッシュメモリとして、レイテン
   シーの短いキャッシュメモリ（以下、高速キャッシュと
   呼ぶ）とレイテンシーの長いキャッシュメモリ（以下、
   低速キャッシュと呼ぶ）を設け、低速キャッシュの読み
   出し出力が得られるステージにおいて高速キャッシュの
   読み出し出力と低速キャッシュの読み出し出力のいずれ
   かを選択し、キャッシュメモリの読み出し出力とするこ
   とを特徴とするプロセッサ。
2. 【請求項２】 請求項１記載のプロセッサにおいて、 前記高速キャッシュおよび低速キャッシュはアクセスピ
   ッチが同じであることを特徴とするプロセッサ。
3. 【請求項３】 請求項１または請求項２記載のプロセッ
   サにおいて、 先行命令の各ステージにおける後続命令とのデータ競合
   を検出するデータ競合検出器を設け、先行命令により前
   記高速キャッシュから読み出したデータを前記データ競
   合検出器から出力されるデータ競合検出信号のタイミン
   グで取り出し、後続命令のためのデータとして使用する
   ことを特徴とするプロセッサ。
4. 【請求項４】 請求項３記載のプロセッサにおいて、ラ
   イン転送指示器を設け、 前記データ競合検出器はデータ競合検出信号と高速キャ
   ッシュからの高速キャッシュミス判定信号に基づき高速
   キャッシュ転送指示信号を出力し、 前記ライン転送指示器は該高速キャッシュ転送指示信号
   と前記高速キャッシュミス判定信号を入力し、ライン転
   送信号を出力し、 該ライン転送信号により前記低速キャッシュの読み出し
   出力を前記高速キャッシュに転送記憶することを特徴と
   するプロセッサ。
5. 【請求項５】 請求項３記載のプロセッサにおいて、 ライン転送指示器を設け、 前記データ競合検出器はデータ競合検出信号と高速キャ
   ッシュからの高速キャッシュミス判定信号に基づき高速
   キャッシュ転送指示信号を出力し、 前記ライン転送指示器は該高速キャッシュ転送指示信号
   と前記高速キャッシュミス判定信号と、低速キャッシュ
   ミス判定信号を入力し、ライン転送信号を出力し、 該ライン転送信号は、前記高速キャッシュ転送指示信号
   と高速キャッシュミス判定信号が存在するとき前記低速
   キャッシュの読み出し出力を前記高速キャッシュに転送
   記憶し、前記低速キャッシュミス判定信号が存在すると
   き下位階層記憶装置内のデータを前記高速キャッシュお
   よび低速キャッシュに転送記憶することを特徴とするプ
   ロセッサ。
6. 【請求項６】 請求項３乃至請求項５のいずれかの請求
   項記載のプロセッサにおいて、 前記高速キャッシュをｎウェイセットアソシアティブ方
   式（ｎ≧２）とし、該高速キャッシュには、各ラインの
   各ウェイにデータ競合検出フラグを設けると共にデータ
   競合検出フラグ制御回路と追い出しウェイ決定器を設
   け、 該データ競合検出フラグ制御回路は、前記データ競合検
   出器のデータ競合検出信号と、データ競合に係る高速キ
   ャッシュのラインの各ウェイに対するヒット判定信号に
   基づき各ウェイのデータ競合検出フラグを書き込み、 前記追い出しウェイ決定器は、高速キャッシュのライン
   の記憶内容を追い出すとき、該ラインの各ウェイの内、
   データ競合検出フラグが立っていないウェイの記憶内容
   を追い出すようにすることを特徴とするプロセッサ。
7. 【請求項７】 請求項３乃至請求項５のいずれかの請求
   項記載のプロセッサにおいて、 前記データ競合検出器は、先行命令の書き込みレジスタ
   番号と後続命令の読み出しレジスタ番号を入力し、先行
   命令の書き込みレジスタ番号を直列接続された複数の遅
   延手段に入力し、パイプラインの各ステージのタイミン
   グに対応する遅延手段に出力される先行命令の書き込み
   レジスタ番号と後続命令の読み出しレジスタ番号を比較
   して、一致するときデータ競合検出信号を出力すること
   を特徴とするプロセッサ。
8. 【請求項８】 請求項３乃至請求項５のいずれかの請求
   項記載のプロセッサにおいて、 前記高速キャッシュを２ウェイセットアソシアティブ方
   式とし、該高速キャッシュには、各ラインの各ウェイに
   データ競合検出フラグを設けると共に各ラインに該両デ
   ータ競合検出フラグの値が等しいときいずれのウェイの
   データを追い出すかを指示する追い出しウェイ指示フラ
   グを設け、さらにデータ競合検出フラグ制御回路と追い
   出しウェイ決定器を設け、 前記追い出しウェイ決定器は、前記高速キャッシュがア
   クセスされたとき読み出される前記各フラグに基づき追
   い出しウェイ判定信号を出力し、 該データ競合検出フラグ制御回路は、前記データ競合検
   出信号に基づくデータ競合検出フラグ変更信号と低速キ
   ャッシュミス判定信号と該判定信号出力時まで遅延され
   た高速キャッシュの各ウェイヒット判定信号および同じ
   く遅延された前記追い出しウェイ判定信号を入力して、
   前記各ウェイのデータ競合検出フラグおよび追い出しウ
   ェイ指示フラグを出力し、 該出力された各フラグを前記高速キャッシュに格納する
   ことを特徴とするプロセッサ。