JPH05298184A - キャッシュメモリ試験方法 - Google Patents
キャッシュメモリ試験方法Info
- Publication number
- JPH05298184A JPH05298184A JP4102712A JP10271292A JPH05298184A JP H05298184 A JPH05298184 A JP H05298184A JP 4102712 A JP4102712 A JP 4102712A JP 10271292 A JP10271292 A JP 10271292A JP H05298184 A JPH05298184 A JP H05298184A
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- JP
- Japan
- Prior art keywords
- data
- address
- cache memory
- cache
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 任意の時点で任意のアドレスに関するキャッ
シュデータとこれに対応する主メモリのデータとが一致
しているか否かを検査し、キャッシュに起因する不具合
の追及を簡略化する。 【構成】 この検査を命令する専用の命令コードと検査
すべきアドレスを示すアドレス部を含む命令文を構成し
て、この命令文をプログラム中の任意の場所に挿入す
る。プログラムが実行され、この命令文が読み出される
と命令コードがデコードされ自動的に検査が実行される
ように構成する。 【効果】 キャッシュに起因するデータ処理装置の不具
合を簡単に検出することができ、データ処理装置の品質
の向上が計れる。
シュデータとこれに対応する主メモリのデータとが一致
しているか否かを検査し、キャッシュに起因する不具合
の追及を簡略化する。 【構成】 この検査を命令する専用の命令コードと検査
すべきアドレスを示すアドレス部を含む命令文を構成し
て、この命令文をプログラム中の任意の場所に挿入す
る。プログラムが実行され、この命令文が読み出される
と命令コードがデコードされ自動的に検査が実行される
ように構成する。 【効果】 キャッシュに起因するデータ処理装置の不具
合を簡単に検出することができ、データ処理装置の品質
の向上が計れる。
Description
【０００１】
【産業上の利用分野】この発明は、キャッシュメモリ
（ｃａｃｈｅ ｍｅｍｏｒｙ）の試験方法に関するもの
である。
（ｃａｃｈｅ ｍｅｍｏｒｙ）の試験方法に関するもの
である。
【０００２】
【従来の技術】主メモリの内容のうち、すぐに演算処理
に必要な情報を主メモリよりも更に高速なキャッシュメ
モリに移して処理することにより情報処理の効率を向上
させることができる。「すぐに演算処理に必要な情報」
はタスクによって変化するので、この変化に応じてキャ
ッシュメモリの内容を変化させる必要がある。このよう
な変化のなかでキャッシュメモリの内容が対応する主メ
モリの内容と常に一致しているように制御する手段及び
この一致を確認する手段は種々存在するが、キャッシュ
メモリにハードウェア的エラーがある場合を含めてキャ
ッシュメモリの試験を行う装置は、例えば特開平３−１
２７５３号公報「キャッシュデータチェック方式」（以
下先行技術という）に開示されている。
に必要な情報を主メモリよりも更に高速なキャッシュメ
モリに移して処理することにより情報処理の効率を向上
させることができる。「すぐに演算処理に必要な情報」
はタスクによって変化するので、この変化に応じてキャ
ッシュメモリの内容を変化させる必要がある。このよう
な変化のなかでキャッシュメモリの内容が対応する主メ
モリの内容と常に一致しているように制御する手段及び
この一致を確認する手段は種々存在するが、キャッシュ
メモリにハードウェア的エラーがある場合を含めてキャ
ッシュメモリの試験を行う装置は、例えば特開平３−１
２７５３号公報「キャッシュデータチェック方式」（以
下先行技術という）に開示されている。
【０００３】図２は、上述の先行技術の構成を示すブロ
ック図であり、図において、１はアドレスレジスタ、２
はアドレスバッファ、３はアドレスアレイ、４はデータ
アレイ、５はデータチェック制御部、６、１２はそれぞ
れコンパレータ、７はワード制御部、８、９はそれぞれ
ヒット／ミスヒット制御部、１０、１１はそれぞれデー
タバッファである。読み出しアドレスはアドレスレジス
タ１とアドレスバッファ２とにセットされる。アドレス
レジスタ１にセットされたアドレスに相当するデータが
キャッシュメモリ内に存在するかどうかが検査される。
データアレイ４はキャッシュメモリのデータアレイで、
このデータアレイ４内のデータのアドレスはアドレスア
レイ３に登録されている。
ック図であり、図において、１はアドレスレジスタ、２
はアドレスバッファ、３はアドレスアレイ、４はデータ
アレイ、５はデータチェック制御部、６、１２はそれぞ
れコンパレータ、７はワード制御部、８、９はそれぞれ
ヒット／ミスヒット制御部、１０、１１はそれぞれデー
タバッファである。読み出しアドレスはアドレスレジス
タ１とアドレスバッファ２とにセットされる。アドレス
レジスタ１にセットされたアドレスに相当するデータが
キャッシュメモリ内に存在するかどうかが検査される。
データアレイ４はキャッシュメモリのデータアレイで、
このデータアレイ４内のデータのアドレスはアドレスア
レイ３に登録されている。
【０００４】アドレスレジスタ１のインデックスをポイ
ンタとしてアドレスアレイ３からアドレスタグを読み出
し、これをアドレスレジスタ１のアドレスタグ部とコン
パレータ６で比較し、両者が一致すれば、当該アドレス
のデータはキャッシュメモリのデータアレイ４内に存在
することを意味し、ヒット／ミスヒット制御部８からヒ
ットの信号が出て、主メモリにアクセスする必要なく、
キャッシュメモリから読み出したデータを使用すること
ができる。この場合、アドレスレジスタ１のインデック
スをアドレスとしてデータアレイからデータを読み出せ
ば、例えば１６バイト分のデータが読み出される。この
１６バイト分のデータの内のどの４バイトを選択するか
は、アドレスレジスタ１のワードセレクト信号によりワ
ード制御部７を制御して行う。
ンタとしてアドレスアレイ３からアドレスタグを読み出
し、これをアドレスレジスタ１のアドレスタグ部とコン
パレータ６で比較し、両者が一致すれば、当該アドレス
のデータはキャッシュメモリのデータアレイ４内に存在
することを意味し、ヒット／ミスヒット制御部８からヒ
ットの信号が出て、主メモリにアクセスする必要なく、
キャッシュメモリから読み出したデータを使用すること
ができる。この場合、アドレスレジスタ１のインデック
スをアドレスとしてデータアレイからデータを読み出せ
ば、例えば１６バイト分のデータが読み出される。この
１６バイト分のデータの内のどの４バイトを選択するか
は、アドレスレジスタ１のワードセレクト信号によりワ
ード制御部７を制御して行う。
【０００５】コンパレータ６の比較が不一致であれば、
ヒット／ミスヒット制御部８からミスヒットの信号が出
る。これは、当該アドレスのデータはキャッシュメモリ
内にはないことを意味し、この場合はヒット／ミスヒッ
ト制御部９によりデータの出力は阻止され、アドレスバ
ッファ２のアドレスにより主メモリからデータを読み出
す処理を実行しなければならないが、これはこの発明に
は直接関係がないので説明を省略する。また、アドレス
アレイ３にバリッドビットがなく、そのデータが有効で
ないときはミスヒットとなるが、これもこの発明には直
接関係がないので説明を省略する。
ヒット／ミスヒット制御部８からミスヒットの信号が出
る。これは、当該アドレスのデータはキャッシュメモリ
内にはないことを意味し、この場合はヒット／ミスヒッ
ト制御部９によりデータの出力は阻止され、アドレスバ
ッファ２のアドレスにより主メモリからデータを読み出
す処理を実行しなければならないが、これはこの発明に
は直接関係がないので説明を省略する。また、アドレス
アレイ３にバリッドビットがなく、そのデータが有効で
ないときはミスヒットとなるが、これもこの発明には直
接関係がないので説明を省略する。
【０００６】ヒットの場合、ワード制御部７、ヒット／
ミスヒット制御部９を経て、出力されたデータは、利用
されると同時に第１のデータバッファ１０にセットされ
る。一方アドレスバッファ２にセットされたアドレスに
より主メモリから読み出されたデータは、第２のデータ
バッファ１１にセットされる。コンパレータ１２は第１
のデータバッファ１０と第２のデータバッファ１１の内
容を比較し不一致の場合エラー信号を出力する。データ
チェック制御部５はアドレスバッフア２、データバッフ
ァ１０、コンパレータ１２を制御し、例えば、コンパレ
ータ１２における比較が終了しないうちにアドレスバッ
ファ２の内容やデータバッファ１０の内容が更新されな
いように制御する。
ミスヒット制御部９を経て、出力されたデータは、利用
されると同時に第１のデータバッファ１０にセットされ
る。一方アドレスバッファ２にセットされたアドレスに
より主メモリから読み出されたデータは、第２のデータ
バッファ１１にセットされる。コンパレータ１２は第１
のデータバッファ１０と第２のデータバッファ１１の内
容を比較し不一致の場合エラー信号を出力する。データ
チェック制御部５はアドレスバッフア２、データバッフ
ァ１０、コンパレータ１２を制御し、例えば、コンパレ
ータ１２における比較が終了しないうちにアドレスバッ
ファ２の内容やデータバッファ１０の内容が更新されな
いように制御する。
【０００７】
【発明が解決しようとする課題】上記のような先行技術
の装置は以上のように構成されているので、任意の時点
において任意のアドレスに対応するキャッシュメモリの
データを自動的に試験することができないという問題点
があった。
の装置は以上のように構成されているので、任意の時点
において任意のアドレスに対応するキャッシュメモリの
データを自動的に試験することができないという問題点
があった。
【０００８】この発明はかかる問題点を解決するために
なされたものであり、任意のキャッシュデータと主記憶
のデータとを比較することができるキャッシュメモリ試
験方法を提供することを目的としている。
なされたものであり、任意のキャッシュデータと主記憶
のデータとを比較することができるキャッシュメモリ試
験方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明に係わるキャッ
シュメモリ試験方法では、キャッシュメモリのデータを
対応する主メモリのデータと比較するキャッシュメモリ
試験を命令する専用命令コードを定め、この命令コード
と試験すべきアドレスとを含む命令文をプログラム中の
任意の場所に挿入し、プログラムの実行中にこの命令コ
ードが読み出されたときは所定の手順に従ってキャッシ
ュメモリ試験を実行することとした。
シュメモリ試験方法では、キャッシュメモリのデータを
対応する主メモリのデータと比較するキャッシュメモリ
試験を命令する専用命令コードを定め、この命令コード
と試験すべきアドレスとを含む命令文をプログラム中の
任意の場所に挿入し、プログラムの実行中にこの命令コ
ードが読み出されたときは所定の手順に従ってキャッシ
ュメモリ試験を実行することとした。
【００１０】
【実施例】以下、この発明の一実施例を図面について説
明する。図１はこの発明の一実施例を示すブロック図あ
って、図において，図２と同一符号は同一又は相当部分
を示し、１３はこの発明による命令文であり、命令コー
ドとアドレス指定部を含む。１４は命令デコード部、１
５はキャッシュメモリ試験用アドレスレジスタである。
明する。図１はこの発明の一実施例を示すブロック図あ
って、図において，図２と同一符号は同一又は相当部分
を示し、１３はこの発明による命令文であり、命令コー
ドとアドレス指定部を含む。１４は命令デコード部、１
５はキャッシュメモリ試験用アドレスレジスタである。
【００１１】キャッシュメモリの試験を実行する操作者
は命令文１３を作成し、プログラム中の任意の箇所に挿
入する。当該プログラムが実行され、命令文１３が読み
出されると、そのうちの命令コードは命令デコード部１
４によりデコードされ、その結果命令文１３のアドレス
指定部の内容がキャッシュメモリ試験用アドレスレジス
タ１５にロードされ、さらにキャッメモリ試験用アドレ
スレジスタ１５の内容がアドレスレジスタ１とアドレス
バッファ２にロードされる。その後の図１の回路の動作
は，図２の回路の動作と同様であり、ただ、命令デコー
ド部１４の出力によって、データバッファ１０，１１お
よびコンパレータ１２が制御される。以上のように、こ
の発明により任意の時点で任意のアドレスについて、キ
ャッシュメモリのデータが対応する主メモリのデータに
一致するか否かを試験することができる。
は命令文１３を作成し、プログラム中の任意の箇所に挿
入する。当該プログラムが実行され、命令文１３が読み
出されると、そのうちの命令コードは命令デコード部１
４によりデコードされ、その結果命令文１３のアドレス
指定部の内容がキャッシュメモリ試験用アドレスレジス
タ１５にロードされ、さらにキャッメモリ試験用アドレ
スレジスタ１５の内容がアドレスレジスタ１とアドレス
バッファ２にロードされる。その後の図１の回路の動作
は，図２の回路の動作と同様であり、ただ、命令デコー
ド部１４の出力によって、データバッファ１０，１１お
よびコンパレータ１２が制御される。以上のように、こ
の発明により任意の時点で任意のアドレスについて、キ
ャッシュメモリのデータが対応する主メモリのデータに
一致するか否かを試験することができる。
【００１２】また、例えば命令文１３が一度読み出され
て、アドレス指定部の内容が示すアドレスのデータにつ
いての試験が完了したときは、命令文１３のアドレス指
定部の内容を自動的に変更して、次に命令文１３が読み
出されたときは変更したアドレスのデータについての試
験を実行するようにプログラムすることも容易である。
て、アドレス指定部の内容が示すアドレスのデータにつ
いての試験が完了したときは、命令文１３のアドレス指
定部の内容を自動的に変更して、次に命令文１３が読み
出されたときは変更したアドレスのデータについての試
験を実行するようにプログラムすることも容易である。
【００１３】
【発明の効果】以上のようにこの発明によれば、任意の
時点において任意のアドレスのデータに関してキャッシ
ュメモリの試験を行うことが容易にでき、例えばデータ
処理の不具合を簡単に検出でき、データ処理装置の品質
の向上が計れる等の効果がある。
時点において任意のアドレスのデータに関してキャッシ
ュメモリの試験を行うことが容易にでき、例えばデータ
処理の不具合を簡単に検出でき、データ処理装置の品質
の向上が計れる等の効果がある。
【図１】この発明の一実施例を示すブロック図である。
【図２】先行技術の装置を示すブロック図である。
１ アドレスレジスタ ２ アドレスバッフア ３ アドレスアレイ ４ データアレイ ６ コンパレータ ７ ワード制御部 ８ ヒット／ミスヒット制御部 １０ 第１のデータバッファ １１ 第２のデータバッファ １２ コンパレータ １３ 命令文 １４ 命令デコード部 １５ キャッシュメモリ試験用アドレスレジスタ
Claims (1)
- 【請求項１】 主メモリの内容の任意の一部をキャッシ
ュメモリに書き込んでおいて主メモリにアクセスする替
わりにキャッシュメモリにアクセスするよう制御する場
合、キャッシュメモリのデータが対応する主メモリのデ
ータと一致しているかどうかを試験するキャッシュメモ
リ試験方法において、 キャッシュメモリの試験を命令する命令コードとこの命
令コードにより試験すべきデータが格納されているアド
レスが書き込まれているアドレス指定部とを含む命令文
を作成し、この命令文をプログラム中の所望の箇所に挿
入する段階、 上記プログラムの実行中に上記命令文が読み出されたと
き、上記アドレス指定部に記載されているアドレスが当
該キャッシュメモリに現在格納されているデータのアド
レスであるか（ヒット）、否か（ミスヒット）を検査す
る段階、 この検査結果がヒットである場合、上記アドレスのデー
タをキャッシュメモリから読み出して第１のデータバッ
ァに入力し上記アドレスと同一アドレスのデータを主メ
モリから読み出して第２のデータバッファに入力する段
階、 第１のデータバッファの内容と第２のデータバッファの
内容とが一致するかどうかを比較する段階、 を備えたことを特徴とするキャッシュメモリ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102712A JPH05298184A (ja) | 1992-04-22 | 1992-04-22 | キャッシュメモリ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102712A JPH05298184A (ja) | 1992-04-22 | 1992-04-22 | キャッシュメモリ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298184A true JPH05298184A (ja) | 1993-11-12 |
Family
ID=14334887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102712A Pending JPH05298184A (ja) | 1992-04-22 | 1992-04-22 | キャッシュメモリ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298184A (ja) |
-
1992
- 1992-04-22 JP JP4102712A patent/JPH05298184A/ja active Pending
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