JPH05298878A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05298878A JPH05298878A JP4099302A JP9930292A JPH05298878A JP H05298878 A JPH05298878 A JP H05298878A JP 4099302 A JP4099302 A JP 4099302A JP 9930292 A JP9930292 A JP 9930292A JP H05298878 A JPH05298878 A JP H05298878A
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- JP
- Japan
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- power supply
- supply voltage
- circuit
- voltage
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 汎用ＤＲＡＭと互換性を保ちながら、低消費
電力のためパワ−ダウンする機能を持つシステムや、バ
ックアップ電池でデ−タを保持するメモリカ−ド等への
ＤＲＡＭの適用を可能にする。 【構成】 周辺回路がＢｉ−ＣＭＯＳ回路で構成された
ダイナミックＲＡＭのチップ内に電源電圧のレベルを判
定する回路を設け、外部からの供給電圧が規格（判定レ
ベル）を下回るレベルに落ちたときに通常のリ−ド／ラ
イト動作を止め、低電圧で動作するリフレッシュ回路だ
けを動作させ、デ−タ保持を行なわせるようにした。 【効果】 通常の電源電圧では周辺回路が高速動作し、
電源電圧レベル低下時には自動的に周辺回路の動作が停
止した低消費電力モードに切り替わってデ−タを保持で
きる。
電力のためパワ−ダウンする機能を持つシステムや、バ
ックアップ電池でデ−タを保持するメモリカ−ド等への
ＤＲＡＭの適用を可能にする。 【構成】 周辺回路がＢｉ−ＣＭＯＳ回路で構成された
ダイナミックＲＡＭのチップ内に電源電圧のレベルを判
定する回路を設け、外部からの供給電圧が規格（判定レ
ベル）を下回るレベルに落ちたときに通常のリ−ド／ラ
イト動作を止め、低電圧で動作するリフレッシュ回路だ
けを動作させ、デ−タ保持を行なわせるようにした。 【効果】 通常の電源電圧では周辺回路が高速動作し、
電源電圧レベル低下時には自動的に周辺回路の動作が停
止した低消費電力モードに切り替わってデ−タを保持で
きる。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置さらに
は電源電圧低下時のデータ保持方式に適用して有効な技
術に関し、例えば電池でバックアップされるＢｉ−ＣＭ
ＯＳダイナミックＲＡＭに利用して特に有効な技術に関
するものである。
は電源電圧低下時のデータ保持方式に適用して有効な技
術に関し、例えば電池でバックアップされるＢｉ−ＣＭ
ＯＳダイナミックＲＡＭに利用して特に有効な技術に関
するものである。
【０００２】
【従来の技術】従来、メモリカード用の半導体メモリと
しては不揮発性のＥＰＲＯＭを使用したものが一般的で
あったが、低消費電力のダイナミックＲＡＭを用いこれ
を電池でバックアップするようにしたメモリカードが提
案されている。一方、ダイナミックＲＡＭはスタティッ
クＲＡＭに比べて低消費電力であるがアクセス速度が遅
いという問題点がある。そこで、近年いわゆるＢｉ−Ｃ
ＭＯＳ技術を使って周辺回路を構成することで高速化を
図ったダイナミックＲＡＭが開発されている（日経マグ
ロウヒル社、１９８８年２月発行、「日経マイクロデバ
イス」第７９頁〜第８４頁）。
しては不揮発性のＥＰＲＯＭを使用したものが一般的で
あったが、低消費電力のダイナミックＲＡＭを用いこれ
を電池でバックアップするようにしたメモリカードが提
案されている。一方、ダイナミックＲＡＭはスタティッ
クＲＡＭに比べて低消費電力であるがアクセス速度が遅
いという問題点がある。そこで、近年いわゆるＢｉ−Ｃ
ＭＯＳ技術を使って周辺回路を構成することで高速化を
図ったダイナミックＲＡＭが開発されている（日経マグ
ロウヒル社、１９８８年２月発行、「日経マイクロデバ
イス」第７９頁〜第８４頁）。
【０００３】
【発明が解決しようとする課題】上記のような高速のダ
イナミックＲＡＭでは高速動作を保証するには高い電源
電圧を必要とし、通常のダイナミックＲＡＭに比べて消
費電力が多くなり、ＩＣカード用のメモリとして適さな
いという不都合がある。一方、この種のダイナミックＲ
ＡＭを広い電源電圧範囲で動作保証しようとすると、低
電圧側で信号量が低下するため、高速性が損なわれてし
まう。また、低電圧側での動作を可能にするため、高電
圧側では内部でリミッタにより電源電圧を降圧して使用
する方式が考えられているが、この方式では高速化が犠
牲にされる。さらに、内部回路を切り替えるための専用
ピンを設けて高電圧と低電圧で回路を切り替える方式も
考えられるが、この方式では、汎用品との互換性がなく
なるという問題がある。
イナミックＲＡＭでは高速動作を保証するには高い電源
電圧を必要とし、通常のダイナミックＲＡＭに比べて消
費電力が多くなり、ＩＣカード用のメモリとして適さな
いという不都合がある。一方、この種のダイナミックＲ
ＡＭを広い電源電圧範囲で動作保証しようとすると、低
電圧側で信号量が低下するため、高速性が損なわれてし
まう。また、低電圧側での動作を可能にするため、高電
圧側では内部でリミッタにより電源電圧を降圧して使用
する方式が考えられているが、この方式では高速化が犠
牲にされる。さらに、内部回路を切り替えるための専用
ピンを設けて高電圧と低電圧で回路を切り替える方式も
考えられるが、この方式では、汎用品との互換性がなく
なるという問題がある。
【０００４】この発明の目的は、通常の電圧では高速に
動作し、システム側がパワ−ダウンした場合や電源電圧
を低電圧に切り替えた場合には低消費電力でデータを保
持することができる、携帯用コンピュータシステム、バ
ックアップ電池付きメモリカ−ド等に使用して好適な半
導体メモリを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
動作し、システム側がパワ−ダウンした場合や電源電圧
を低電圧に切り替えた場合には低消費電力でデータを保
持することができる、携帯用コンピュータシステム、バ
ックアップ電池付きメモリカ−ド等に使用して好適な半
導体メモリを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、周辺回路がＢｉ−ＣＭＯＳ回路
で構成されたダイナミックＲＡＭのチップ内に電源電圧
のレベルを判定する回路を設け、外部からの供給電圧が
規格（判定レベル）を下回るレベルに落ちたときに通常
のリ−ド／ライト動作を止め、低電圧で動作するリフレ
ッシュ回路だけを動作させ、デ−タ保持を行なわせるよ
うにした。また、低消費電力モ−ドから通常電源電圧に
切り替わったときには、自動的にフル書き込みのための
リフレッシュを行なってから通常動作に戻るようにした
ものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、周辺回路がＢｉ−ＣＭＯＳ回路
で構成されたダイナミックＲＡＭのチップ内に電源電圧
のレベルを判定する回路を設け、外部からの供給電圧が
規格（判定レベル）を下回るレベルに落ちたときに通常
のリ−ド／ライト動作を止め、低電圧で動作するリフレ
ッシュ回路だけを動作させ、デ−タ保持を行なわせるよ
うにした。また、低消費電力モ−ドから通常電源電圧に
切り替わったときには、自動的にフル書き込みのための
リフレッシュを行なってから通常動作に戻るようにした
ものである。
【０００６】
【作用】上記手段によれば、通常の電源電圧では周辺回
路が高速動作し、電源電圧レベル低下時には自動的に周
辺回路の動作が停止した低消費電力モードに切り替わっ
てデ−タを保持できるため、携帯用のシステムやバック
アップ電池付きメモリカ−ド等に好適なダイナミックＲ
ＡＭを得ることができる。
路が高速動作し、電源電圧レベル低下時には自動的に周
辺回路の動作が停止した低消費電力モードに切り替わっ
てデ−タを保持できるため、携帯用のシステムやバック
アップ電池付きメモリカ−ド等に好適なダイナミックＲ
ＡＭを得ることができる。
【０００７】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１には、この発明が適用されたダイナミ
ックＲＡＭの一実施例が示されている。図１において、
破線ＶＬＤで示されているのが電源電圧のレベル判定回
路であり、メモリアレイＡＲＹやその周辺回路とともに
同一のチップ上に形成されている。上記電源電圧レベル
判定回路ＶＬＤは、電源電圧端子Ｖｃｃと接地点との間
にＭＯＳＦＥＴ Ｑ１〜Ｑｎが直列接続されてなるレベ
ル比較部と、電源電圧端子Ｖｃｃと接地点との間に直列
接続された抵抗Ｒ１，Ｒ２からなる抵抗分圧部とから構
成されている。
て説明する。図１には、この発明が適用されたダイナミ
ックＲＡＭの一実施例が示されている。図１において、
破線ＶＬＤで示されているのが電源電圧のレベル判定回
路であり、メモリアレイＡＲＹやその周辺回路とともに
同一のチップ上に形成されている。上記電源電圧レベル
判定回路ＶＬＤは、電源電圧端子Ｖｃｃと接地点との間
にＭＯＳＦＥＴ Ｑ１〜Ｑｎが直列接続されてなるレベ
ル比較部と、電源電圧端子Ｖｃｃと接地点との間に直列
接続された抵抗Ｒ１，Ｒ２からなる抵抗分圧部とから構
成されている。
【０００８】上記ＭＯＳＦＥＴ Ｑ１〜ＱｎのうちＱ３
〜Ｑｎはダイオ−ド接続された電圧降下用のＭＯＳＦＥ
Ｔであり、Ｑ１とＱ２はインバータを構成しており、電
源電圧Ｖｃｃから（ｎ−２）Ｖth分だけレベルダウンし
た電圧（例えば４Ｖ）がこのインバ−タ（Ｑ１，Ｑ２）
の電源電圧とされている。そして、電源電圧Ｖｃｃを抵
抗Ｒ１とＲ２との比で分割した電圧ＶａがＭＯＳＦＥＴ
Ｑ１とＱ２のゲートに印加されることにより、Ｖａが
Ｑ１とＱ２とからなるインバータの論理しきい値電圧を
下回ったときにレベル判定回路ＶＬＤの出力信号ＬＭＳ
がハイレベルに変化するように構成されている。なお、
ＭＯＳＦＥＴ Ｑ１〜ＱｎのうちＱ２のみがＰチャネル
型ＭＯＳＦＥＴであり、他はＮチャネル型ＭＯＳＦＥＴ
である。また、抵抗Ｒ１，Ｒ２は、拡散層または金属配
線で形成されている。
〜Ｑｎはダイオ−ド接続された電圧降下用のＭＯＳＦＥ
Ｔであり、Ｑ１とＱ２はインバータを構成しており、電
源電圧Ｖｃｃから（ｎ−２）Ｖth分だけレベルダウンし
た電圧（例えば４Ｖ）がこのインバ−タ（Ｑ１，Ｑ２）
の電源電圧とされている。そして、電源電圧Ｖｃｃを抵
抗Ｒ１とＲ２との比で分割した電圧ＶａがＭＯＳＦＥＴ
Ｑ１とＱ２のゲートに印加されることにより、Ｖａが
Ｑ１とＱ２とからなるインバータの論理しきい値電圧を
下回ったときにレベル判定回路ＶＬＤの出力信号ＬＭＳ
がハイレベルに変化するように構成されている。なお、
ＭＯＳＦＥＴ Ｑ１〜ＱｎのうちＱ２のみがＰチャネル
型ＭＯＳＦＥＴであり、他はＮチャネル型ＭＯＳＦＥＴ
である。また、抵抗Ｒ１，Ｒ２は、拡散層または金属配
線で形成されている。
【０００９】上記メモリアレイＡＲＹに隣接してＸデコ
−ダ、Ｙデコ−ダが配置され、メモリアレイのデ−タ線
端にリ−ド／ライト用のＩ／Ｏ線、センスアンプ列ＳＡ
が配置されている。また、センスアンプ列ＳＡはメイン
アンプＭＡに接続されている。特に限定されないが、こ
れらの回路はＢｉ−ＣＭＯＳ回路で構成されている。ま
た、図１において、ＸＡＢはＸアドレスバッファ、ＹＡ
ＢはＹアドレスバッファ、ＴＧはタイミングジェネレ−
タ、ＣＮＴはリフレッシュ用のカウンタである。チップ
外部から供給された制御信号ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂはタイミングジェネレ−タＴＧに入力されてＸアドレ
スラッチ信号ＸＬ、Ｙアドレスラッチ信号ＹＬ、デ−タ
入出力バッファ制御用信号ＤＷＣ／ＤＯＣ等のタイミン
グ信号が発生され、アドレス信号ＸＡ０〜Ａｉがアドレ
スバッファＸＡＢやＹアドレスバッファＹＡＢに取り込
まれる。書込みデ−タおよび読出しデータは入出力コン
トロ−ル回路ＩＯＣを介して入出力される。
−ダ、Ｙデコ−ダが配置され、メモリアレイのデ−タ線
端にリ−ド／ライト用のＩ／Ｏ線、センスアンプ列ＳＡ
が配置されている。また、センスアンプ列ＳＡはメイン
アンプＭＡに接続されている。特に限定されないが、こ
れらの回路はＢｉ−ＣＭＯＳ回路で構成されている。ま
た、図１において、ＸＡＢはＸアドレスバッファ、ＹＡ
ＢはＹアドレスバッファ、ＴＧはタイミングジェネレ−
タ、ＣＮＴはリフレッシュ用のカウンタである。チップ
外部から供給された制御信号ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂはタイミングジェネレ−タＴＧに入力されてＸアドレ
スラッチ信号ＸＬ、Ｙアドレスラッチ信号ＹＬ、デ−タ
入出力バッファ制御用信号ＤＷＣ／ＤＯＣ等のタイミン
グ信号が発生され、アドレス信号ＸＡ０〜Ａｉがアドレ
スバッファＸＡＢやＹアドレスバッファＹＡＢに取り込
まれる。書込みデ−タおよび読出しデータは入出力コン
トロ−ル回路ＩＯＣを介して入出力される。
【００１０】次に、上記実施例の回路の動作について説
明する。電源電圧Ｖｃｃが通常レベル（例えば５Ｖ）の
場合、Ｂｉ−ＣＭＯＳ回路からなるタイミングジェネレ
−タＴＧやアドレスバッファＸＡＢ，ＹＡＢは高速で動
作し、読出し系のメインアンプＭＡ、入出力コントロ−
ル回路ＩＯＣも同様に高速で動作する。一方、電源電圧
Ｖｃｃが低下した場合、電源電圧レベル判定回路ＶＬＤ
内の電位Ｖａが、Ｑ１，Ｑ２からなるインバ−タの論理
しきい値を下回ると、インバ−タの出力が反転し、ハイ
レベルの信号ＬＭＳを出力する。この信号ＬＭＳはチッ
プ内部の各回路ブロックに供給され、リフレッシュ動作
に関係の無いＹアドレス系回路、クロック回路、及び入
出力回路の動作を停止させ、リフレッシュ用の内部カウ
ンタＣＮＴとＸアドレス系回路を動作させ、リフレッシ
ュ動作のみ実行させ、メモリアレイＡＲＹ内のデ−タ保
持を行なう。
明する。電源電圧Ｖｃｃが通常レベル（例えば５Ｖ）の
場合、Ｂｉ−ＣＭＯＳ回路からなるタイミングジェネレ
−タＴＧやアドレスバッファＸＡＢ，ＹＡＢは高速で動
作し、読出し系のメインアンプＭＡ、入出力コントロ−
ル回路ＩＯＣも同様に高速で動作する。一方、電源電圧
Ｖｃｃが低下した場合、電源電圧レベル判定回路ＶＬＤ
内の電位Ｖａが、Ｑ１，Ｑ２からなるインバ−タの論理
しきい値を下回ると、インバ−タの出力が反転し、ハイ
レベルの信号ＬＭＳを出力する。この信号ＬＭＳはチッ
プ内部の各回路ブロックに供給され、リフレッシュ動作
に関係の無いＹアドレス系回路、クロック回路、及び入
出力回路の動作を停止させ、リフレッシュ用の内部カウ
ンタＣＮＴとＸアドレス系回路を動作させ、リフレッシ
ュ動作のみ実行させ、メモリアレイＡＲＹ内のデ−タ保
持を行なう。
【００１１】この場合、リフレッシュの周期は通常電圧
動作時と低電圧動作時とで変えるようにしても良い。さ
らに、この実施例では、ＸアドレスバッファＸＡＢに関
してはＢｉ−ＣＭＯＳ回路で構成された高速のバッファ
とＣＭＯＳ回路で構成された低消費電力のバッファとが
重複して設けられており、通常の電源電圧レベルではＢ
ｉ−ＣＭＯＳ回路のアドレスバッファを動作させてメモ
リの高速性を保証し、電源電圧が低下した場合にはＣＭ
ＯＳ回路のアドレスバッファに切り替えてこれを動作さ
せて消費電力を減らすように構成されている。
動作時と低電圧動作時とで変えるようにしても良い。さ
らに、この実施例では、ＸアドレスバッファＸＡＢに関
してはＢｉ−ＣＭＯＳ回路で構成された高速のバッファ
とＣＭＯＳ回路で構成された低消費電力のバッファとが
重複して設けられており、通常の電源電圧レベルではＢ
ｉ−ＣＭＯＳ回路のアドレスバッファを動作させてメモ
リの高速性を保証し、電源電圧が低下した場合にはＣＭ
ＯＳ回路のアドレスバッファに切り替えてこれを動作さ
せて消費電力を減らすように構成されている。
【００１２】さらにこの実施例では、電源電圧Ｖｃｃが
通常レベルに戻った場合、電源電圧レベル判定回路ＶＬ
Ｄ内の電位Ｖａが、Ｑ１，Ｑ２からなるインバ−タの論
理しきい値を上回り、インバ−タの出力が反転すると、
リフレッシュ用内部カウンタＣＮＴによる通常レベルで
のリフレッシュ動作を一回行ない、全部のメモリセルに
デ−タをフル書き込みした後、通常のリ−ド／ライト動
作モ−ドに戻る。なお、上記の実施例はアドレスマルチ
プレクス方式のメモリに適用した場合を例として上げて
いるが、アドレスノンマルチ方式のメモリに適用しても
問題は無く、電源電圧が低電圧に切り替わったとき、高
速の回路を低電圧で動作するモードに切り換えて動作さ
せるようにしても良い。
通常レベルに戻った場合、電源電圧レベル判定回路ＶＬ
Ｄ内の電位Ｖａが、Ｑ１，Ｑ２からなるインバ−タの論
理しきい値を上回り、インバ−タの出力が反転すると、
リフレッシュ用内部カウンタＣＮＴによる通常レベルで
のリフレッシュ動作を一回行ない、全部のメモリセルに
デ−タをフル書き込みした後、通常のリ−ド／ライト動
作モ−ドに戻る。なお、上記の実施例はアドレスマルチ
プレクス方式のメモリに適用した場合を例として上げて
いるが、アドレスノンマルチ方式のメモリに適用しても
問題は無く、電源電圧が低電圧に切り替わったとき、高
速の回路を低電圧で動作するモードに切り換えて動作さ
せるようにしても良い。
【００１３】以上説明したように上記実施例は、周辺回
路がＢｉ−ＣＭＯＳ回路で構成されたダイナミックＲＡ
Ｍのチップ内に電源電圧のレベルを判定する回路を設
け、外部からの供給電圧が規格（判定レベル）を下回る
レベルに落ちたときに通常のリ−ド／ライト動作を止
め、低電圧で動作するリフレッシュ回路だけを動作さ
せ、デ−タ保持を行なわせるようにしたので、通常の電
源電圧では周辺回路が高速動作し、電源電圧レベル低下
時には自動的に周辺回路の動作が停止した低消費電力モ
ードに切り替わってデ−タを保持できる。その結果、低
消費電力のためパワ−ダウンする携帯用パソコンの主記
憶やフロッピ−ディスクのようなデ−タコピ−保存用媒
体としてのメモリカ−ドへの適用が可能になり、ダイナ
ミックＲＡＭの用途が広がる。しかも、低電圧と高電圧
とで動作モードもしくは回路を切り替えるための外部ピ
ンを設ける必要がないため、汎用性も損なわれず互換性
が保証される。また、低消費電力モ−ドで低い電圧での
書込みが行なわれた場合メモリセルの電荷蓄積量が少な
いため、通常電圧に戻ったときに電源電圧が高くなって
読出し速度が極端に遅くなるおそれがあるが、上記実施
例では、低消費電力モ−ドから通常電圧モードに切り替
わったときには自動的にフル書込みのためのリフレッシ
ュを行なってから通常動作に戻るようにしたので、その
ような読出し動作の遅延を回避することができるという
効果がある。
路がＢｉ−ＣＭＯＳ回路で構成されたダイナミックＲＡ
Ｍのチップ内に電源電圧のレベルを判定する回路を設
け、外部からの供給電圧が規格（判定レベル）を下回る
レベルに落ちたときに通常のリ−ド／ライト動作を止
め、低電圧で動作するリフレッシュ回路だけを動作さ
せ、デ−タ保持を行なわせるようにしたので、通常の電
源電圧では周辺回路が高速動作し、電源電圧レベル低下
時には自動的に周辺回路の動作が停止した低消費電力モ
ードに切り替わってデ−タを保持できる。その結果、低
消費電力のためパワ−ダウンする携帯用パソコンの主記
憶やフロッピ−ディスクのようなデ−タコピ−保存用媒
体としてのメモリカ−ドへの適用が可能になり、ダイナ
ミックＲＡＭの用途が広がる。しかも、低電圧と高電圧
とで動作モードもしくは回路を切り替えるための外部ピ
ンを設ける必要がないため、汎用性も損なわれず互換性
が保証される。また、低消費電力モ−ドで低い電圧での
書込みが行なわれた場合メモリセルの電荷蓄積量が少な
いため、通常電圧に戻ったときに電源電圧が高くなって
読出し速度が極端に遅くなるおそれがあるが、上記実施
例では、低消費電力モ−ドから通常電圧モードに切り替
わったときには自動的にフル書込みのためのリフレッシ
ュを行なってから通常動作に戻るようにしたので、その
ような読出し動作の遅延を回避することができるという
効果がある。
【００１４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例のリフレッシュカウンタは発振器を内蔵している
が、外部から供給されるリフレッシュタイミングを示す
信号が供給されるようにされているダイナミックＲＡＭ
にも適用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例のリフレッシュカウンタは発振器を内蔵している
が、外部から供給されるリフレッシュタイミングを示す
信号が供給されるようにされているダイナミックＲＡＭ
にも適用することができる。
【００１５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されずスタティックＲＡＭやメモリを内
蔵したマイクロコンピュータその他のＬＳＩにも適用す
ることができる。
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されずスタティックＲＡＭやメモリを内
蔵したマイクロコンピュータその他のＬＳＩにも適用す
ることができる。
【００１６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、通常のレベルの電源電圧で
は高速性を保証し、システム電源電圧の低下時には外部
からの制御信号がなくても電源電圧を検知し、自動的に
低消費電力モ−ドに切り替わりデ−タを保持できるよう
な半導体メモリを実現できる。その結果、汎用ＤＲＡＭ
と同様の仕様で、低消費電力のためパワ−ダウンする携
帯用パソコンの主記憶やフロッピ−ディスクのようなデ
−タコピ−保存用媒体としてのメモリカ−ドへの適用が
可能になる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、通常のレベルの電源電圧で
は高速性を保証し、システム電源電圧の低下時には外部
からの制御信号がなくても電源電圧を検知し、自動的に
低消費電力モ−ドに切り替わりデ−タを保持できるよう
な半導体メモリを実現できる。その結果、汎用ＤＲＡＭ
と同様の仕様で、低消費電力のためパワ−ダウンする携
帯用パソコンの主記憶やフロッピ−ディスクのようなデ
−タコピ−保存用媒体としてのメモリカ−ドへの適用が
可能になる。
【図１】この発明が適用されたダイナミックＲＡＭの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【符号の説明】 ＴＧ タイミングジェネレ−タ ＳＡ センスアンプ ＭＡ メインアンプ ＡＲＹ メモリアレイ ＶＬＤ 電源電圧レベル判定回路 ＩＯＣ デ−タ入出力コントロール回路 ＸＡＢ Ｘアドレスバッファ ＹＡＢ Ｙアドレスバッファ ＸＤＥＣ Ｘデコ−ダ ＹＤＥＣ Ｙデコ−ダ Ｑ１〜Ｑｎ ＭＯＳＦＥＴ Ｒ１，Ｒ２ 抵抗
Claims (3)
- 【請求項１】 電源電圧のレベル判定回路を備え、電源
電圧が設定値を下回るとリフレッシュ回路のみ動作し、
他の回路は動作を停止するように構成されてなることを
特徴とする半導体記憶装置。 - 【請求項２】 低電圧の動作状態から通常電圧の動作状
態に戻るときに、一度通常の電源電圧で全メモリセルの
リフレッシュ動作を行なうように構成されてなることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 上記レベル判定回路は、電源電圧を抵抗
分割した電位と電源電圧との電位差で判定を行なうこと
を特徴とする請求項１または請求項２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099302A JPH05298878A (ja) | 1992-04-20 | 1992-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099302A JPH05298878A (ja) | 1992-04-20 | 1992-04-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298878A true JPH05298878A (ja) | 1993-11-12 |
Family
ID=14243837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099302A Pending JPH05298878A (ja) | 1992-04-20 | 1992-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
| JPH0855476A (ja) * | 1994-06-10 | 1996-02-27 | Samsung Electron Co Ltd | メモリ装置のビットライン感知回路とその動作制御方法 |
-
1992
- 1992-04-20 JP JP4099302A patent/JPH05298878A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
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