JPH0855476A - メモリ装置のビットライン感知回路とその動作制御方法 - Google Patents
メモリ装置のビットライン感知回路とその動作制御方法Info
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- JPH0855476A JPH0855476A JP7143769A JP14376995A JPH0855476A JP H0855476 A JPH0855476 A JP H0855476A JP 7143769 A JP7143769 A JP 7143769A JP 14376995 A JP14376995 A JP 14376995A JP H0855476 A JPH0855476 A JP H0855476A
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Abstract
(57)【要約】
【目的】 ＰＭＯＳ・ＮＭＯＳセンスアンプの動作開始
間隔を電源電圧のレベルに応じて変更可能なビットライ
ン感知回路を提供する。 【構成】 制御信号ＬＡＰＧの発生タイミングを決定す
るエネーブル信号ＰＳＥの遅延回路として複数の遅延経
路５−１〜５−ｎ（少なくとも２つ）を設ける。この遅
延経路５−１〜５−ｎは、電源電圧感知回路により電源
電圧のレベルを感知して発生される感知信号φＤＥＴの
論理状態で切り換え制御される。遅延経路５−１はＮＭ
ＯＳセンスアンプ３５用の遅延経路１５の遅延時間より
３ｎｓ長く、遅延経路５−ｎは遅延経路１５と同じ遅延
時間に設定されている。また、遅延経路５−１は電源電
圧が一定値以上の場合に選択され、遅延経路５−ｎは電
源電圧が一定値未満の場合に選択される。従って、遅延
経路５−１の選択で動作開始間隔は３ｎｓ、遅延経路５
−ｎの選択で動作開始間隔は０ｎｓに変更できる。
間隔を電源電圧のレベルに応じて変更可能なビットライ
ン感知回路を提供する。 【構成】 制御信号ＬＡＰＧの発生タイミングを決定す
るエネーブル信号ＰＳＥの遅延回路として複数の遅延経
路５−１〜５−ｎ（少なくとも２つ）を設ける。この遅
延経路５−１〜５−ｎは、電源電圧感知回路により電源
電圧のレベルを感知して発生される感知信号φＤＥＴの
論理状態で切り換え制御される。遅延経路５−１はＮＭ
ＯＳセンスアンプ３５用の遅延経路１５の遅延時間より
３ｎｓ長く、遅延経路５−ｎは遅延経路１５と同じ遅延
時間に設定されている。また、遅延経路５−１は電源電
圧が一定値以上の場合に選択され、遅延経路５−ｎは電
源電圧が一定値未満の場合に選択される。従って、遅延
経路５−１の選択で動作開始間隔は３ｎｓ、遅延経路５
−ｎの選択で動作開始間隔は０ｎｓに変更できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、メモリのビットライン感知回路とその動作制
御方法に関する。
し、特に、メモリのビットライン感知回路とその動作制
御方法に関する。
【０００２】
【従来の技術】半導体メモリとして代表的なＤＲＡＭ
は、１アクセストランジスタ−１ストレージキャパシタ
からなるメモリセルをもち、そのストレージキャパシタ
に記憶したデータをアクセストランジスタのチャネルか
らビットラインへ伝達し、そしてビットラインに備えた
センスアンプにより電圧増幅した後、出力する。その
際、連続的にデータアクセスする場合には、次のアクセ
ス動作開始前にビットラインの等化・プリチャージを実
施する。即ち、メモリセルに対するデータアクセス（書
込／読出）により１対のビットラインは電位展開(devel
ope)されており、従って、次のアクセスを迅速に行うた
めには、展開したビットライン対を等化すると共に所定
レベルにプリチャージしておく必要がある。これは、ビ
ットラインとデータ入出力線との間でビットラインデー
タの感知増幅を実施するセンスアンプも含めてのことで
ある。
は、１アクセストランジスタ−１ストレージキャパシタ
からなるメモリセルをもち、そのストレージキャパシタ
に記憶したデータをアクセストランジスタのチャネルか
らビットラインへ伝達し、そしてビットラインに備えた
センスアンプにより電圧増幅した後、出力する。その
際、連続的にデータアクセスする場合には、次のアクセ
ス動作開始前にビットラインの等化・プリチャージを実
施する。即ち、メモリセルに対するデータアクセス（書
込／読出）により１対のビットラインは電位展開(devel
ope)されており、従って、次のアクセスを迅速に行うた
めには、展開したビットライン対を等化すると共に所定
レベルにプリチャージしておく必要がある。これは、ビ
ットラインとデータ入出力線との間でビットラインデー
タの感知増幅を実施するセンスアンプも含めてのことで
ある。
【０００３】一般にメモリでは、大容量、高集積化と共
に高速動作化も要求される。高速化にとっては、ビット
ラインへ伝達されたデータがセンスアンプにより感知増
幅されるまでに要する時間の短縮がかなり重要である。
しかしながら、高集積化に伴って動作用電源電圧は低電
圧化されるので、メモリ装置内各回路の動作速度を向上
させ難くなっており、従ってビットライン電圧の感知時
間も短縮し難い。
に高速動作化も要求される。高速化にとっては、ビット
ラインへ伝達されたデータがセンスアンプにより感知増
幅されるまでに要する時間の短縮がかなり重要である。
しかしながら、高集積化に伴って動作用電源電圧は低電
圧化されるので、メモリ装置内各回路の動作速度を向上
させ難くなっており、従ってビットライン電圧の感知時
間も短縮し難い。
【０００４】図５に、現在の一般的なビットライン感知
回路を示す。１対のビットラインＢＬ，バーＢＬとの間
にはＰＭＯＳセンスアンプ４０及びＮＭＯＳセンスアン
プ３５が接続されている。ＰＭＯＳセンスアンプ４０
は、ソース端子を感知ノードＬＡに、ドレイン端子をビ
ットラインＢＬに、そしてゲート端子をビットラインバ
ーＢＬにそれぞれ接続したＰＭＯＳトランジスタＴ３
と、ソース端子を感知ノードＬＡに、ドレイン端子をビ
ットラインバーＢＬに、そしてゲート端子をビットライ
ンＢＬにそれぞれ接続したＰＭＯＳトランジスタＴ４
と、から構成される。ＮＭＯＳセンスアンプ３５は、ド
レイン端子を感知ノードバーＬＡに、ソース端子をビッ
トラインＢＬに、そしてゲート端子をビットラインバー
ＢＬにそれぞれ接続したＮＭＯＳトランジスタＴ１と、
ドレイン端子を感知ノードバーＬＡに、ソース端子をビ
ットラインバーＢＬに、そしてゲート端子をビットライ
ンＢＬにそれぞれ接続したＮＭＯＳトランジスタＴ２
と、から構成される。
回路を示す。１対のビットラインＢＬ，バーＢＬとの間
にはＰＭＯＳセンスアンプ４０及びＮＭＯＳセンスアン
プ３５が接続されている。ＰＭＯＳセンスアンプ４０
は、ソース端子を感知ノードＬＡに、ドレイン端子をビ
ットラインＢＬに、そしてゲート端子をビットラインバ
ーＢＬにそれぞれ接続したＰＭＯＳトランジスタＴ３
と、ソース端子を感知ノードＬＡに、ドレイン端子をビ
ットラインバーＢＬに、そしてゲート端子をビットライ
ンＢＬにそれぞれ接続したＰＭＯＳトランジスタＴ４
と、から構成される。ＮＭＯＳセンスアンプ３５は、ド
レイン端子を感知ノードバーＬＡに、ソース端子をビッ
トラインＢＬに、そしてゲート端子をビットラインバー
ＢＬにそれぞれ接続したＮＭＯＳトランジスタＴ１と、
ドレイン端子を感知ノードバーＬＡに、ソース端子をビ
ットラインバーＢＬに、そしてゲート端子をビットライ
ンＢＬにそれぞれ接続したＮＭＯＳトランジスタＴ２
と、から構成される。
【０００５】感知ノードＬＡには電源電圧ＶＣＣの供給
源となるＰＭＯＳトランジスタ２５が接続されており、
また感知ノードバーＬＡには接地電圧ＶＳＳの供給源と
なるＮＭＯＳトランジスタ３０が接続されている。ＰＭ
ＯＳトランジスタ２５のゲート端子には制御信号ＬＡＰ
Ｇが、そしてＮＭＯＳトランジスタ３０のゲート端子に
は制御信号ＬＡＮＧが提供され、この制御信号ＬＡＰ
Ｇ，ＬＡＮＧに従ってＰＭＯＳトランジスタ２５、ＮＭ
ＯＳトランジスタ３０が導通すると、感知ノードＬＡに
は電源電圧ＶＣＣ、感知ノードバーＬＡには接地電圧Ｖ
ＳＳが供給される。これにより、ＰＭＯＳセンスアンプ
４０及びＮＭＯＳセンスアンプ３５が動作可能となる。
源となるＰＭＯＳトランジスタ２５が接続されており、
また感知ノードバーＬＡには接地電圧ＶＳＳの供給源と
なるＮＭＯＳトランジスタ３０が接続されている。ＰＭ
ＯＳトランジスタ２５のゲート端子には制御信号ＬＡＰ
Ｇが、そしてＮＭＯＳトランジスタ３０のゲート端子に
は制御信号ＬＡＮＧが提供され、この制御信号ＬＡＰ
Ｇ，ＬＡＮＧに従ってＰＭＯＳトランジスタ２５、ＮＭ
ＯＳトランジスタ３０が導通すると、感知ノードＬＡに
は電源電圧ＶＣＣ、感知ノードバーＬＡには接地電圧Ｖ
ＳＳが供給される。これにより、ＰＭＯＳセンスアンプ
４０及びＮＭＯＳセンスアンプ３５が動作可能となる。
【０００６】このビットライン感知回路では、メモリセ
ルに記憶したデータに従ってビットラインＢＬ，バーＢ
Ｌが電位展開された後、ＮＭＯＳセンスアンプ３５の動
作で感知動作を遂行し、ＰＭＯＳセンスアンプ４０の動
作でリストア(restore) 動作を遂行するようになってい
る。ビットラインＢＬ，バーＢＬは、電位展開に先立っ
て電源電圧中間レベル、即ちＶＣＣ／２にプリチャージ
されており、ストレージキャパシタにより発生する１対
のビットラインＢＬ，バーＢＬ間の電圧差（電荷分配電
圧：charge sharing voltage）ΔＶはわずかな差に過ぎ
ない。従って、ＮＭＯＳセンスアンプ３５を構成してい
る２個のトランジスタＴ１，Ｔ２のゲート−ソース間電
圧Ｖｇｓの差異は、感知動作の始まる瞬間にはそのΔＶ
ほどしかなく、感知動作開始直後では２個のトランジス
タＴ１，Ｔ２に電流が流れる。このとき同時にＰＭＯＳ
センスアンプ４０が動作開始するとすれば、２個のＰＭ
ＯＳトランジスタＴ３，Ｔ４のゲート−ソース間電圧Ｖ
ｇｓの差異もまた電圧差ΔＶしかないので、２個のトラ
ンジスタＴ３，Ｔ４でも電流が流れる。
ルに記憶したデータに従ってビットラインＢＬ，バーＢ
Ｌが電位展開された後、ＮＭＯＳセンスアンプ３５の動
作で感知動作を遂行し、ＰＭＯＳセンスアンプ４０の動
作でリストア(restore) 動作を遂行するようになってい
る。ビットラインＢＬ，バーＢＬは、電位展開に先立っ
て電源電圧中間レベル、即ちＶＣＣ／２にプリチャージ
されており、ストレージキャパシタにより発生する１対
のビットラインＢＬ，バーＢＬ間の電圧差（電荷分配電
圧：charge sharing voltage）ΔＶはわずかな差に過ぎ
ない。従って、ＮＭＯＳセンスアンプ３５を構成してい
る２個のトランジスタＴ１，Ｔ２のゲート−ソース間電
圧Ｖｇｓの差異は、感知動作の始まる瞬間にはそのΔＶ
ほどしかなく、感知動作開始直後では２個のトランジス
タＴ１，Ｔ２に電流が流れる。このとき同時にＰＭＯＳ
センスアンプ４０が動作開始するとすれば、２個のＰＭ
ＯＳトランジスタＴ３，Ｔ４のゲート−ソース間電圧Ｖ
ｇｓの差異もまた電圧差ΔＶしかないので、２個のトラ
ンジスタＴ３，Ｔ４でも電流が流れる。
【０００７】この感知動作開始直後に過渡的に大きくな
る漏れ電流Ｉｓｓは、ビットライン感知動作がすべての
ビットラインでほぼ同時に遂行されることから、大容量
化の進行でそのピーク値が更に増加することになる。そ
のため、大容量、高集積のメモリでは漏れ電流Ｉｓｓに
よる接地雑音の発生や消費電流の増加を解決しなければ
ならない。そこで、その技術として、ＰＭＯＳセンスア
ンプ４０及びＮＭＯＳセンスアンプ３５をエネーブルさ
せるために提供されるエネーブル信号ＰＳＥ，ＮＳＥ
を、それぞれＰＭＯＳセンスアンプ用遅延経路（遅延回
路）５及びＮＭＯＳセンスアンプ用遅延経路（遅延回
路）１５で遅延してタイミング調整し、これにより発生
した遅延信号ＰＩＳＤ，ＰＳＤを用いて制御する。即
ち、この遅延信号ＰＩＳＤ，ＰＳＤに基づいてＬＡＰＧ
発生回路１０及びＬＡＮＧ発生回路２０からＰＭＯＳセ
ンスアンプ４０の制御信号ＬＡＰＧ及びＮＭＯＳセンス
アンプ３５の制御信号ＬＡＮＧを発生する。通常は、制
御信号ＬＡＮＧを先に発生してから一定時間後に制御信
号ＬＡＰＧを発生するようにしている。これにより、Ｐ
ＭＯＳセンスアンプ４０及びＮＭＯＳセンスアンプ３５
の動作開始時点をずらすことで漏れ電流Ｉｓｓのピーク
値を抑えることができる。
る漏れ電流Ｉｓｓは、ビットライン感知動作がすべての
ビットラインでほぼ同時に遂行されることから、大容量
化の進行でそのピーク値が更に増加することになる。そ
のため、大容量、高集積のメモリでは漏れ電流Ｉｓｓに
よる接地雑音の発生や消費電流の増加を解決しなければ
ならない。そこで、その技術として、ＰＭＯＳセンスア
ンプ４０及びＮＭＯＳセンスアンプ３５をエネーブルさ
せるために提供されるエネーブル信号ＰＳＥ，ＮＳＥ
を、それぞれＰＭＯＳセンスアンプ用遅延経路（遅延回
路）５及びＮＭＯＳセンスアンプ用遅延経路（遅延回
路）１５で遅延してタイミング調整し、これにより発生
した遅延信号ＰＩＳＤ，ＰＳＤを用いて制御する。即
ち、この遅延信号ＰＩＳＤ，ＰＳＤに基づいてＬＡＰＧ
発生回路１０及びＬＡＮＧ発生回路２０からＰＭＯＳセ
ンスアンプ４０の制御信号ＬＡＰＧ及びＮＭＯＳセンス
アンプ３５の制御信号ＬＡＮＧを発生する。通常は、制
御信号ＬＡＮＧを先に発生してから一定時間後に制御信
号ＬＡＰＧを発生するようにしている。これにより、Ｐ
ＭＯＳセンスアンプ４０及びＮＭＯＳセンスアンプ３５
の動作開始時点をずらすことで漏れ電流Ｉｓｓのピーク
値を抑えることができる。
【０００８】図６Ａに、ＮＭＯＳセンスアンプ３５の感
知動作開始からＰＭＯＳセンスアンプ４０の感知動作開
始までのセンシングウインド(sensing window)が３ｎｓ
(nanosecond)の場合及び０ｎｓの場合における電源電圧
ＶＣＣと漏れ電流Ｉｓｓのピーク値との関係をグラフに
して示す。また、図６Ｂに、センシングウインドが３ｎ
ｓの場合及び０ｎｓの場合における電源電圧ＶＣＣと感
知時間との関係をグラフにして示す。尚、電源電圧ＶＣ
Ｃは現在一般的な１．６Ｖ〜３．３Ｖの範囲である。
知動作開始からＰＭＯＳセンスアンプ４０の感知動作開
始までのセンシングウインド(sensing window)が３ｎｓ
(nanosecond)の場合及び０ｎｓの場合における電源電圧
ＶＣＣと漏れ電流Ｉｓｓのピーク値との関係をグラフに
して示す。また、図６Ｂに、センシングウインドが３ｎ
ｓの場合及び０ｎｓの場合における電源電圧ＶＣＣと感
知時間との関係をグラフにして示す。尚、電源電圧ＶＣ
Ｃは現在一般的な１．６Ｖ〜３．３Ｖの範囲である。
【０００９】このグラフに示すのは、セルキャパシタン
ス(cell capacitance)を３０ｆｆ、ビットラインＢＬ，
バーＢＬのキャパシタンスを２４０ｆｆとした２５６Ｋ
ブロックモデル(block model) の場合の値である。漏れ
電流Ｉｓｓのピーク値は最大漏れ電流Ｉｓｓを測定した
値で、また、感知時間は、ＮＭＯＳセンスアンプ３５の
動作開始時点から１対のビットラインＢＬ，バーＢＬの
電圧差がＶＣＣ×０．３になるまでの時間を測定した値
である。
ス(cell capacitance)を３０ｆｆ、ビットラインＢＬ，
バーＢＬのキャパシタンスを２４０ｆｆとした２５６Ｋ
ブロックモデル(block model) の場合の値である。漏れ
電流Ｉｓｓのピーク値は最大漏れ電流Ｉｓｓを測定した
値で、また、感知時間は、ＮＭＯＳセンスアンプ３５の
動作開始時点から１対のビットラインＢＬ，バーＢＬの
電圧差がＶＣＣ×０．３になるまでの時間を測定した値
である。
【００１０】この図６から分かるように、電源電圧ＶＣ
Ｃが低いほど、漏れ電流Ｉｓｓのピーク値は減少し、感
知時間は増加する。また、同じ電源電圧ＶＣＣのレベル
において、センシングウインドが０ｎｓの場合の方が３
ｎｓの場合に比べて、漏れ電流Ｉｓｓのピーク値が大き
く、感知時間は短いことが分かる。
Ｃが低いほど、漏れ電流Ｉｓｓのピーク値は減少し、感
知時間は増加する。また、同じ電源電圧ＶＣＣのレベル
において、センシングウインドが０ｎｓの場合の方が３
ｎｓの場合に比べて、漏れ電流Ｉｓｓのピーク値が大き
く、感知時間は短いことが分かる。
【００１１】
【発明が解決しようとする課題】以上から理解できるよ
うに、センシングウインドを適正に設定すれば漏れ電流
Ｉｓｓは抑制できる。一方で、センシングウインドを設
定すると、ＰＭＯＳセンスアンプ４０の動作開始が遅れ
ることになるので、当然その分、感知時間は長くなる。
センシングウインドは電源電圧ＶＣＣのレベルに関係な
く一定なので、電源電圧ＶＣＣが低い場合にこの感知時
間増加の影響は大きい。例えばバッテリーバックアップ
(battery back-up) タイプに使われるメモリ装置におい
て、使用等によるバッテリー電圧の低下に従い電源電圧
ＶＣＣが低くなると動作速度が急速に低下する現象がみ
られる。このような場合では、電源電圧ＶＣＣが低けれ
ば漏れ電流Ｉｓｓのピーク値が雑音や消費電流に影響す
る度合いも小さいので、多少漏れ電流Ｉｓｓが大きくて
も感知時間を短くして動作速度を改善した方が好まし
い。即ち、センシングウインドを設定しない方がよいこ
とになる。
うに、センシングウインドを適正に設定すれば漏れ電流
Ｉｓｓは抑制できる。一方で、センシングウインドを設
定すると、ＰＭＯＳセンスアンプ４０の動作開始が遅れ
ることになるので、当然その分、感知時間は長くなる。
センシングウインドは電源電圧ＶＣＣのレベルに関係な
く一定なので、電源電圧ＶＣＣが低い場合にこの感知時
間増加の影響は大きい。例えばバッテリーバックアップ
(battery back-up) タイプに使われるメモリ装置におい
て、使用等によるバッテリー電圧の低下に従い電源電圧
ＶＣＣが低くなると動作速度が急速に低下する現象がみ
られる。このような場合では、電源電圧ＶＣＣが低けれ
ば漏れ電流Ｉｓｓのピーク値が雑音や消費電流に影響す
る度合いも小さいので、多少漏れ電流Ｉｓｓが大きくて
も感知時間を短くして動作速度を改善した方が好まし
い。即ち、センシングウインドを設定しない方がよいこ
とになる。
【００１２】そこで本発明では、ＰＭＯＳ、ＮＭＯＳセ
ンスアンプの動作開始時点を適宜変更可能とできるよう
なビットライン感知回路の動作制御方法を提供し、この
方法を用いることで電源電圧が高い場合と低い場合に応
じて適宜センシングウインドを設定変更できるようにな
ったビットライン感知回路を提供する。つまり、ＮＭＯ
ＳセンスアンプとＰＭＯＳセンスアンプの動作時開始間
隔を電源電圧のレベルに応じて可変制御できるように
し、電源電圧のレベルに合わせて多様なセンシングウイ
ンドを設定可能で、電源電圧が高くなると漏れ電流、即
ち消費電流や雑音を抑制する一方で、電源電圧が低くな
ると感知時間を短くして高速動作化を図れるようにする
ものである。
ンスアンプの動作開始時点を適宜変更可能とできるよう
なビットライン感知回路の動作制御方法を提供し、この
方法を用いることで電源電圧が高い場合と低い場合に応
じて適宜センシングウインドを設定変更できるようにな
ったビットライン感知回路を提供する。つまり、ＮＭＯ
ＳセンスアンプとＰＭＯＳセンスアンプの動作時開始間
隔を電源電圧のレベルに応じて可変制御できるように
し、電源電圧のレベルに合わせて多様なセンシングウイ
ンドを設定可能で、電源電圧が高くなると漏れ電流、即
ち消費電流や雑音を抑制する一方で、電源電圧が低くな
ると感知時間を短くして高速動作化を図れるようにする
ものである。
【００１３】
【課題を解決するための手段】このような目的のために
本発明では、提供されるエネーブル信号を遅延経路で遅
延させて制御信号を発生し、この制御信号でＰＭＯＳセ
ンスアンプ及びＮＭＯＳセンスアンプを動作開始させる
ようになったビットライン感知回路の動作制御方法とし
て、遅延特性の異なる遅延経路を切り換え可能に複数設
定して前記エネーブル信号の遅延時間を変更可能にする
ことを特徴とした動作制御方法を提供する。この方法に
よれば、遅延経路の切り換えでエネーブル信号の遅延時
間を変更できるので、制御信号の発生時点をＰＭＯＳセ
ンスアンプとＮＭＯＳセンスアンプで同じにしたり、一
方を遅らせたりすることが可能となり、適切なセンシン
グウインドを変更設定可能になる。
本発明では、提供されるエネーブル信号を遅延経路で遅
延させて制御信号を発生し、この制御信号でＰＭＯＳセ
ンスアンプ及びＮＭＯＳセンスアンプを動作開始させる
ようになったビットライン感知回路の動作制御方法とし
て、遅延特性の異なる遅延経路を切り換え可能に複数設
定して前記エネーブル信号の遅延時間を変更可能にする
ことを特徴とした動作制御方法を提供する。この方法に
よれば、遅延経路の切り換えでエネーブル信号の遅延時
間を変更できるので、制御信号の発生時点をＰＭＯＳセ
ンスアンプとＮＭＯＳセンスアンプで同じにしたり、一
方を遅らせたりすることが可能となり、適切なセンシン
グウインドを変更設定可能になる。
【００１４】この場合の遅延経路の切り換えは、例えば
他回路や外部からの信号印加による言わば手動切り換え
で行うことができる。もし、前記のようなバッテリータ
イプであり自然に電圧低下するようなものあれば、通常
のメモリには正常動作補償のために電源電圧レベルを感
知して電源電圧感知信号を発生する電源電圧感知回路が
必須的に設けられるのでこれを利用することで、電源電
圧のレベルに応じて複数の遅延経路を切り換えるように
した自動切り換えとできる。また、本発明は電源電圧レ
ベルに応じたセンシングウインドの設定変更に主眼をお
いたものであるが、顧客のニーズ、例えば高速動作重視
か低消費電力重視かのニーズに応じて簡単にセンシング
ウインドの設定変更ができることも利点となる。この場
合には、遅延経路の切り換えにはヒューズ等の簡単な素
子を配設しておけばよい。
他回路や外部からの信号印加による言わば手動切り換え
で行うことができる。もし、前記のようなバッテリータ
イプであり自然に電圧低下するようなものあれば、通常
のメモリには正常動作補償のために電源電圧レベルを感
知して電源電圧感知信号を発生する電源電圧感知回路が
必須的に設けられるのでこれを利用することで、電源電
圧のレベルに応じて複数の遅延経路を切り換えるように
した自動切り換えとできる。また、本発明は電源電圧レ
ベルに応じたセンシングウインドの設定変更に主眼をお
いたものであるが、顧客のニーズ、例えば高速動作重視
か低消費電力重視かのニーズに応じて簡単にセンシング
ウインドの設定変更ができることも利点となる。この場
合には、遅延経路の切り換えにはヒューズ等の簡単な素
子を配設しておけばよい。
【００１５】このような動作制御方法が可能なビットラ
イン感知回路として本発明では、供されるエネーブル信
号を遅延させて発生される制御信号に応じた感知ノード
への電圧印加で動作開始するＰＭＯＳセンスアンプ及び
ＮＭＯＳセンスアンプを備えたビットライン感知回路に
おいて、抵抗、キャパシタによる調整で遅延特性を変え
て切り換え可能に複数設けられた前記エネーブル信号遅
延のための遅延経路と、この遅延経路の出力から前記制
御信号を発生する制御信号発生回路と、をＰＭＯＳセン
スアンプ用及び／又はＮＭＯＳセンスアンプ用に備える
ことを特徴としたビットライン感知回路を提供する。そ
して、上述のようにメモリに備えられる電源電圧感知回
路により電源電圧のレベルを感知して発生される電源電
圧感知信号に応じて遅延経路の切り換えを行えば、自動
切り換えが可能となる。この切り換えは、論理ゲートを
用いた論理演算回路で簡単に実施できる。
イン感知回路として本発明では、供されるエネーブル信
号を遅延させて発生される制御信号に応じた感知ノード
への電圧印加で動作開始するＰＭＯＳセンスアンプ及び
ＮＭＯＳセンスアンプを備えたビットライン感知回路に
おいて、抵抗、キャパシタによる調整で遅延特性を変え
て切り換え可能に複数設けられた前記エネーブル信号遅
延のための遅延経路と、この遅延経路の出力から前記制
御信号を発生する制御信号発生回路と、をＰＭＯＳセン
スアンプ用及び／又はＮＭＯＳセンスアンプ用に備える
ことを特徴としたビットライン感知回路を提供する。そ
して、上述のようにメモリに備えられる電源電圧感知回
路により電源電圧のレベルを感知して発生される電源電
圧感知信号に応じて遅延経路の切り換えを行えば、自動
切り換えが可能となる。この切り換えは、論理ゲートを
用いた論理演算回路で簡単に実施できる。
【００１６】即ち本発明によれば、ビットラインに接続
されたＮＭＯＳセンスアンプ及びＰＭＯＳセンスアンプ
を有する半導体メモリ装置のビットライン感知回路にお
いて、電源電圧のレベルを感知して発生される電源電圧
感知信号に応答してＮＭＯＳセンスアンプとＰＭＯＳセ
ンスアンプの動作開始間隔を可変的に制御するための可
変遅延経路を備えることを特徴としたビットライン感知
回路が提供される。
されたＮＭＯＳセンスアンプ及びＰＭＯＳセンスアンプ
を有する半導体メモリ装置のビットライン感知回路にお
いて、電源電圧のレベルを感知して発生される電源電圧
感知信号に応答してＮＭＯＳセンスアンプとＰＭＯＳセ
ンスアンプの動作開始間隔を可変的に制御するための可
変遅延経路を備えることを特徴としたビットライン感知
回路が提供される。
【００１７】このビットライン感知回路では、ＰＭＯＳ
センスアンプに対し可変遅延経路を備え、電源電圧のレ
ベルが一定値未満になればＰＭＯＳセンスアンプ及びＮ
ＭＯＳセンスアンプの動作開始を同じにし、電源電圧の
レベルが一定値以上になればＮＭＯＳセンスアンプの動
作開始よりＰＭＯＳセンスアンプの動作開始を遅らせる
ようにすることで、センシングウインドが設定変更され
る。或いは、ＮＭＯＳセンスアンプに対し可変遅延経路
を備え、電源電圧のレベルが一定値未満になればＰＭＯ
Ｓセンスアンプ及びＮＭＯＳセンスアンプの動作開始を
同じにし、電源電圧のレベルが一定値以上になればＮＭ
ＯＳセンスアンプの動作開始よりＰＭＯＳセンスアンプ
の動作開始を遅らせるようにすることで、センシングウ
インドが設定変更される。或いはまた、ＰＭＯＳセンス
アンプ及びＮＭＯＳセンスアンプに対してそれぞれ可変
遅延経路を備え、電源電圧のレベルが一定値未満になれ
ばＰＭＯＳセンスアンプ及びＮＭＯＳセンスアンプの動
作開始を同じにし、電源電圧のレベルが一定値以上にな
ればＮＭＯＳセンスアンプの動作開始よりＰＭＯＳセン
スアンプの動作開始を遅らせるようにすることで、セン
シングウインドが設定変更される。
センスアンプに対し可変遅延経路を備え、電源電圧のレ
ベルが一定値未満になればＰＭＯＳセンスアンプ及びＮ
ＭＯＳセンスアンプの動作開始を同じにし、電源電圧の
レベルが一定値以上になればＮＭＯＳセンスアンプの動
作開始よりＰＭＯＳセンスアンプの動作開始を遅らせる
ようにすることで、センシングウインドが設定変更され
る。或いは、ＮＭＯＳセンスアンプに対し可変遅延経路
を備え、電源電圧のレベルが一定値未満になればＰＭＯ
Ｓセンスアンプ及びＮＭＯＳセンスアンプの動作開始を
同じにし、電源電圧のレベルが一定値以上になればＮＭ
ＯＳセンスアンプの動作開始よりＰＭＯＳセンスアンプ
の動作開始を遅らせるようにすることで、センシングウ
インドが設定変更される。或いはまた、ＰＭＯＳセンス
アンプ及びＮＭＯＳセンスアンプに対してそれぞれ可変
遅延経路を備え、電源電圧のレベルが一定値未満になれ
ばＰＭＯＳセンスアンプ及びＮＭＯＳセンスアンプの動
作開始を同じにし、電源電圧のレベルが一定値以上にな
ればＮＭＯＳセンスアンプの動作開始よりＰＭＯＳセン
スアンプの動作開始を遅らせるようにすることで、セン
シングウインドが設定変更される。
【００１８】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１９】本発明によるビットライン感知回路の一例
について図１の回路図に示している。ＰＭＯＳセンスア
ンプ４０及びＮＭＯＳセンスアンプ３５と、制御信号Ｌ
ＡＰＧ，ＬＡＮＧを発生するＬＡＰＧ発生回路１０及び
ＬＡＮＧ発生回路２０とについては、従来技術のものを
そのまま使用可能である。またこの例では、ＮＭＯＳセ
ンスアンプ３５用のエネーブル信号ＮＳＥをＮＭＯＳセ
ンスアンプ用遅延経路１５で遅延させることで遅延信号
ＰＳＤを発生しているが、このＮＭＯＳセンスアンプ用
遅延経路１５についても従来同様のものを使用可能であ
る。
について図１の回路図に示している。ＰＭＯＳセンスア
ンプ４０及びＮＭＯＳセンスアンプ３５と、制御信号Ｌ
ＡＰＧ，ＬＡＮＧを発生するＬＡＰＧ発生回路１０及び
ＬＡＮＧ発生回路２０とについては、従来技術のものを
そのまま使用可能である。またこの例では、ＮＭＯＳセ
ンスアンプ３５用のエネーブル信号ＮＳＥをＮＭＯＳセ
ンスアンプ用遅延経路１５で遅延させることで遅延信号
ＰＳＤを発生しているが、このＮＭＯＳセンスアンプ用
遅延経路１５についても従来同様のものを使用可能であ
る。
【００２０】特徴的なのは、ＰＭＯＳセンスアンプ４０
用のエネーブル信号ＰＳＥを遅延して遅延信号ＰＩＳＤ
を発生するために、ＰＭＯＳセンスアンプ用遅延経路５
−１，…，５−ｎからなる複数（この場合ｎ個）の遅延
経路、即ち可変遅延経路を備えている点である。従来で
は、ＰＭＯＳセンスアンプ４０用の制御信号ＬＡＰＧと
ＮＭＯＳセンスアンプ３５用の制御信号ＬＡＮＧの基に
なる遅延信号ＰＩＳＤ，ＰＳＤは、いずれも１つの遅延
経路で一定の遅延時間でしか発生されなかった。これに
対し、本実施例の回路によれば、遅延信号ＰＩＳＤの発
生に関与する遅延経路をその遅延特性を変えて複数備え
ておいて、電源電圧ＶＣＣのレベルに応じてスイッチし
て経路選択を行えるようにしてある。従って、多様なセ
ンシングウインドを設定可能であり、しかも、そのうち
のいずれかをＮＭＯＳセンスアンプ用遅延経路１５と同
特性としておけば、センシングウインドを０に設定する
ことも可能となっている。
用のエネーブル信号ＰＳＥを遅延して遅延信号ＰＩＳＤ
を発生するために、ＰＭＯＳセンスアンプ用遅延経路５
−１，…，５−ｎからなる複数（この場合ｎ個）の遅延
経路、即ち可変遅延経路を備えている点である。従来で
は、ＰＭＯＳセンスアンプ４０用の制御信号ＬＡＰＧと
ＮＭＯＳセンスアンプ３５用の制御信号ＬＡＮＧの基に
なる遅延信号ＰＩＳＤ，ＰＳＤは、いずれも１つの遅延
経路で一定の遅延時間でしか発生されなかった。これに
対し、本実施例の回路によれば、遅延信号ＰＩＳＤの発
生に関与する遅延経路をその遅延特性を変えて複数備え
ておいて、電源電圧ＶＣＣのレベルに応じてスイッチし
て経路選択を行えるようにしてある。従って、多様なセ
ンシングウインドを設定可能であり、しかも、そのうち
のいずれかをＮＭＯＳセンスアンプ用遅延経路１５と同
特性としておけば、センシングウインドを０に設定する
ことも可能となっている。
【００２１】図２に、その複数の遅延経路５−１〜５−
ｎの回路例を示す。尚、同図にはｎ＝２の場合が示して
ある。第１遅延経路５−１は、メモリ装置で通常設けら
れる電源電圧感知回路（図示略）から発生する電源電圧
感知信号φＤＥＴを反転するインバータ５５と、インバ
ータ５５の出力信号及びエネーブル信号ＰＳＥを否定積
演算するＮＡＮＤゲート６０と、抵抗Ｒ１を介して電源
電圧ＶＣＣを動作電源とし、ＮＡＮＤゲート６０の出力
信号を反転するインバータ７０と、一方の電極に電源電
圧ＶＣＣを受け、他方の電極がインバータ７０の出力側
に接続されたキャパシタ（ＰＭＯＳキャパシタ）８０
と、抵抗Ｒ２を介して接地電圧Ｖｓｓへ接地され、イン
バータ７０の出力信号を反転するインバータ８５と、一
方の電極に接地電圧ＶＳＳを受け、他方の電極がインバ
ータ８５の出力側に接続されたキャパシタ９０と、から
構成されている。一方、第２遅延経路５−ｎは、電源電
圧感知信号φＤＥＴ及びエネーブル信号ＰＳＥを否定積
演算するＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の
出力信号を反転するインバータ７５と、インバータ７５
の出力信号を反転するインバータ９５と、から構成され
ている。この例では、第２遅延経路５−ｎがＮＭＯＳセ
ンスアンプ用遅延経路１５と同じ遅延特性、即ち遅延時
間をもつ設定としてある。
ｎの回路例を示す。尚、同図にはｎ＝２の場合が示して
ある。第１遅延経路５−１は、メモリ装置で通常設けら
れる電源電圧感知回路（図示略）から発生する電源電圧
感知信号φＤＥＴを反転するインバータ５５と、インバ
ータ５５の出力信号及びエネーブル信号ＰＳＥを否定積
演算するＮＡＮＤゲート６０と、抵抗Ｒ１を介して電源
電圧ＶＣＣを動作電源とし、ＮＡＮＤゲート６０の出力
信号を反転するインバータ７０と、一方の電極に電源電
圧ＶＣＣを受け、他方の電極がインバータ７０の出力側
に接続されたキャパシタ（ＰＭＯＳキャパシタ）８０
と、抵抗Ｒ２を介して接地電圧Ｖｓｓへ接地され、イン
バータ７０の出力信号を反転するインバータ８５と、一
方の電極に接地電圧ＶＳＳを受け、他方の電極がインバ
ータ８５の出力側に接続されたキャパシタ９０と、から
構成されている。一方、第２遅延経路５−ｎは、電源電
圧感知信号φＤＥＴ及びエネーブル信号ＰＳＥを否定積
演算するＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の
出力信号を反転するインバータ７５と、インバータ７５
の出力信号を反転するインバータ９５と、から構成され
ている。この例では、第２遅延経路５−ｎがＮＭＯＳセ
ンスアンプ用遅延経路１５と同じ遅延特性、即ち遅延時
間をもつ設定としてある。
【００２２】これら第１遅延経路５−１及び第２遅延経
路５−ｎから出力される信号は、ＮＡＮＤゲート１００
とインバータ１０５で論理演算及び駆動され、遅延信号
ＰＩＳＤとしてＬＡＰＧ発生回路１０へ送られる。尚、
電源電圧感知信号φＤＥＴを発生する電源電圧感知回路
については、既によく知られた回路なので、その説明は
省略する。
路５−ｎから出力される信号は、ＮＡＮＤゲート１００
とインバータ１０５で論理演算及び駆動され、遅延信号
ＰＩＳＤとしてＬＡＰＧ発生回路１０へ送られる。尚、
電源電圧感知信号φＤＥＴを発生する電源電圧感知回路
については、既によく知られた回路なので、その説明は
省略する。
【００２３】図３に、従来技術の説明と同様に、本実施
例回路における漏れ電流Ｉｓｓ及び感知時間のグラフを
示し、これら図１〜図３を用いて説明する。簡単に言え
ば、この例のビットライン感知回路は、電源電圧ＶＣＣ
のレベルに対応させて発生される電源電圧感知信号φＤ
ＥＴに基づいて、ＰＭＯＳセンスアンプ４０用の制御信
号ＬＡＰＧのタイミングを決定する遅延経路の経路切り
換えを行うようになっている。この経路選択により、電
源電圧ＶＣＣが低くなる場合にはセンシングウインドを
小さく或いは０にし、一方、電源電圧ＶＣＣが高くなる
場合にはセンシングウインドを適正値に設定することが
できる。従って、低電圧下での動作特性が向上する。
例回路における漏れ電流Ｉｓｓ及び感知時間のグラフを
示し、これら図１〜図３を用いて説明する。簡単に言え
ば、この例のビットライン感知回路は、電源電圧ＶＣＣ
のレベルに対応させて発生される電源電圧感知信号φＤ
ＥＴに基づいて、ＰＭＯＳセンスアンプ４０用の制御信
号ＬＡＰＧのタイミングを決定する遅延経路の経路切り
換えを行うようになっている。この経路選択により、電
源電圧ＶＣＣが低くなる場合にはセンシングウインドを
小さく或いは０にし、一方、電源電圧ＶＣＣが高くなる
場合にはセンシングウインドを適正値に設定することが
できる。従って、低電圧下での動作特性が向上する。
【００２４】例えば、電源電圧感知回路は電源電圧ＶＣ
Ｃの２．３Ｖを境に電源電圧感知信号φＤＥＴの論理状
態を決定する構成をもち、電源電圧ＶＣＣの２．３Ｖ未
満で電源電圧感知信号φＤＥＴを論理“ハイ”で発生す
るものとする。するとこの場合には、第１遅延経路５−
１の出力は論理“ハイ”を維持するので、ＮＡＮＤゲー
ト１００の出力論理は第２遅延経路５−ｎの出力論理に
従って変化する。即ち、入力されるエネーブル信号ＰＳ
Ｅは第２遅延経路５−ｎを介して遅延伝送され、これに
従って論理“ロウ”（活性状態）の遅延信号ＰＩＳＤが
発生する。上述のように第２遅延経路５−ｎはＮＭＯＳ
センスアンプ用遅延経路１５の特性と等しくしてあるの
で、ＰＭＯＳセンスアンプ４０とＮＭＯＳセンスアンプ
３５とはほぼ同時に動作開始する。つまり、センシング
ウインド＝０ｎｓである。
Ｃの２．３Ｖを境に電源電圧感知信号φＤＥＴの論理状
態を決定する構成をもち、電源電圧ＶＣＣの２．３Ｖ未
満で電源電圧感知信号φＤＥＴを論理“ハイ”で発生す
るものとする。するとこの場合には、第１遅延経路５−
１の出力は論理“ハイ”を維持するので、ＮＡＮＤゲー
ト１００の出力論理は第２遅延経路５−ｎの出力論理に
従って変化する。即ち、入力されるエネーブル信号ＰＳ
Ｅは第２遅延経路５−ｎを介して遅延伝送され、これに
従って論理“ロウ”（活性状態）の遅延信号ＰＩＳＤが
発生する。上述のように第２遅延経路５−ｎはＮＭＯＳ
センスアンプ用遅延経路１５の特性と等しくしてあるの
で、ＰＭＯＳセンスアンプ４０とＮＭＯＳセンスアンプ
３５とはほぼ同時に動作開始する。つまり、センシング
ウインド＝０ｎｓである。
【００２５】一方、電源電圧ＶＣＣが２．３Ｖ以上にな
ると、電源電圧感知信号φＤＥＴは論理“ロウ”へ遷移
する。すると今度は、第２遅延経路５−ｎの出力が論理
“ハイ”を維持するので、ＮＡＮＤゲート１００の出力
論理は第１遅延経路５−１の出力論理に従って変化す
る。即ち、入力されるエネーブル信号ＰＳＥは第１遅延
経路５−１を介して遅延伝送され、これに従って論理
“ロウ”の遅延信号ＰＩＳＤが発生する。第１遅延経路
５−１は、抵抗及びキャパシタを用いたＲＣ遅延で遅延
時間の設定調整が可能になっている。この例では、第１
遅延経路５−１に設けた抵抗Ｒ１，Ｒ２及びキャパシタ
７５，８０の抵抗値、キャパシタンスの調整により、第
２遅延経路５−ｎより３ｎｓ長い遅延時間が設定してあ
る。従ってこの場合、ＰＭＯＳセンスアンプ４０は、Ｎ
ＭＯＳセンスアンプ３５の動作開始から３ｎｓ遅れて動
作開始する。つまり、センシングウインド＝３ｎｓであ
る。
ると、電源電圧感知信号φＤＥＴは論理“ロウ”へ遷移
する。すると今度は、第２遅延経路５−ｎの出力が論理
“ハイ”を維持するので、ＮＡＮＤゲート１００の出力
論理は第１遅延経路５−１の出力論理に従って変化す
る。即ち、入力されるエネーブル信号ＰＳＥは第１遅延
経路５−１を介して遅延伝送され、これに従って論理
“ロウ”の遅延信号ＰＩＳＤが発生する。第１遅延経路
５−１は、抵抗及びキャパシタを用いたＲＣ遅延で遅延
時間の設定調整が可能になっている。この例では、第１
遅延経路５−１に設けた抵抗Ｒ１，Ｒ２及びキャパシタ
７５，８０の抵抗値、キャパシタンスの調整により、第
２遅延経路５−ｎより３ｎｓ長い遅延時間が設定してあ
る。従ってこの場合、ＰＭＯＳセンスアンプ４０は、Ｎ
ＭＯＳセンスアンプ３５の動作開始から３ｎｓ遅れて動
作開始する。つまり、センシングウインド＝３ｎｓであ
る。
【００２６】勿論、遅延経路はこの例のように２つに限
られるものではなく、第１遅延経路５−１のように抵抗
値及びキャパシタンスの調整で遅延時間を各種設定した
経路を複数設けておけば、電源電圧ＶＣＣのレベルに合
わせたより細かいセンシングウインドの設定が可能であ
る。このときには電源電圧感知信号φＤＥＴを、例えば
２．０Ｖ、２．５Ｖ、３．０Ｖを境にした３種類用いる
ようにし、これらを適宜論理組合せして遅延経路選択に
使用すればよい。
られるものではなく、第１遅延経路５−１のように抵抗
値及びキャパシタンスの調整で遅延時間を各種設定した
経路を複数設けておけば、電源電圧ＶＣＣのレベルに合
わせたより細かいセンシングウインドの設定が可能であ
る。このときには電源電圧感知信号φＤＥＴを、例えば
２．０Ｖ、２．５Ｖ、３．０Ｖを境にした３種類用いる
ようにし、これらを適宜論理組合せして遅延経路選択に
使用すればよい。
【００２７】図３Ａ及び図３Ｂの各グラフに示すよう
に、電源電圧ＶＣＣが２．３Ｖ未満であればセンシング
ウインドが０ｎｓに設定され、２．３Ｖ以上であればセ
ンシングウインドが３ｎｓに設定されることで、ビット
ライン感知回路の動作特性が切り換えられ、電源電圧Ｖ
ＣＣのレベルに応じて最適の特性が得られるようになっ
ている。即ち、図６のグラフと比べれば分かるように、
電源電圧ＶＣＣが２．３Ｖを越える高いレベルとなる場
合には感知時間よりも漏れ電流Ｉｓｓの抑制の方を優先
させ、雑音や消費電流の防止を実現している。一方、電
源電圧ＶＣＣが２．３Ｖより下の低いレベルとなる場合
には漏れ電流Ｉｓｓよりも感知時間の短縮の方を優先さ
せてあり、このとき、センシングウインド＝３ｎｓの場
合よりも漏れ電流Ｉｓｓのピーク値は７０μＡ程度増加
するが、感知時間が１．５ｎｓ程度短縮され、アクセス
動作の速度改善が実現されている。
に、電源電圧ＶＣＣが２．３Ｖ未満であればセンシング
ウインドが０ｎｓに設定され、２．３Ｖ以上であればセ
ンシングウインドが３ｎｓに設定されることで、ビット
ライン感知回路の動作特性が切り換えられ、電源電圧Ｖ
ＣＣのレベルに応じて最適の特性が得られるようになっ
ている。即ち、図６のグラフと比べれば分かるように、
電源電圧ＶＣＣが２．３Ｖを越える高いレベルとなる場
合には感知時間よりも漏れ電流Ｉｓｓの抑制の方を優先
させ、雑音や消費電流の防止を実現している。一方、電
源電圧ＶＣＣが２．３Ｖより下の低いレベルとなる場合
には漏れ電流Ｉｓｓよりも感知時間の短縮の方を優先さ
せてあり、このとき、センシングウインド＝３ｎｓの場
合よりも漏れ電流Ｉｓｓのピーク値は７０μＡ程度増加
するが、感知時間が１．５ｎｓ程度短縮され、アクセス
動作の速度改善が実現されている。
【００２８】上記の例では、ＰＭＯＳセンスアンプ４０
の側に数種類の遅延経路を設ける例を示したが、これと
は逆に、ＮＭＯＳセンスアンプ３５の側に同様の可変遅
延経路を設けて遅延信号ＰＳＤの発生タイミングを可変
制御するようにもでき、この場合にも同じような利点を
得られる。即ち、上記のように２つの遅延経路で０ｎ
ｓ、３ｎｓのセンシングウインドを変更可能とする場
合、第１遅延経路５−１相当の遅延経路をＰＭＯＳセン
スアンプ４０側の遅延時間と等しくなる特性としてお
き、電源電圧感知信号φＤＥＴの入力論理を逆に用いれ
ばよい。
の側に数種類の遅延経路を設ける例を示したが、これと
は逆に、ＮＭＯＳセンスアンプ３５の側に同様の可変遅
延経路を設けて遅延信号ＰＳＤの発生タイミングを可変
制御するようにもでき、この場合にも同じような利点を
得られる。即ち、上記のように２つの遅延経路で０ｎ
ｓ、３ｎｓのセンシングウインドを変更可能とする場
合、第１遅延経路５−１相当の遅延経路をＰＭＯＳセン
スアンプ４０側の遅延時間と等しくなる特性としてお
き、電源電圧感知信号φＤＥＴの入力論理を逆に用いれ
ばよい。
【００２９】また図４に、ＰＭＯＳセンスアンプ４０と
ＮＭＯＳセンスアンプ３５の両方の側に複数の遅延経路
を設定した例を示す。即ち、遅延信号ＰＩＳＤの可変遅
延経路として遅延経路５−１〜５−ｎを設け、そして遅
延信号ＰＳＤの可変遅延経路として遅延経路１５−１〜
１５−ｉを設けてある。これら遅延経路５−１〜５−
ｎ，１５−１〜１５−ｉとしては、図２の回路と同構成
のものを使用できる。
ＮＭＯＳセンスアンプ３５の両方の側に複数の遅延経路
を設定した例を示す。即ち、遅延信号ＰＩＳＤの可変遅
延経路として遅延経路５−１〜５−ｎを設け、そして遅
延信号ＰＳＤの可変遅延経路として遅延経路１５−１〜
１５−ｉを設けてある。これら遅延経路５−１〜５−
ｎ，１５−１〜１５−ｉとしては、図２の回路と同構成
のものを使用できる。
【００３０】この例で上記と同様にｎ＝２、ｉ＝２であ
る場合、ＰＭＯＳセンスアンプ用の第１遅延経路５−１
の遅延時間について抵抗Ｒ１，Ｒ２の抵抗値及びキャパ
シタ８０，９０のキャパシタンスの調節により、ＮＭＯ
Ｓセンスアンプ用第１遅延経路１５−１の遅延時間より
も３ｎｓほど長くなるように設定しておく。このような
構成により、電源電圧ＶＣＣが２．３Ｖ以上となる場合
には第１遅延経路５−１及び第１遅延経路１５−１の選
択でセンシングウインド＝３ｎｓを設定でき、また、電
源電圧ＶＣＣが２．３Ｖ未満の場合には第ｎ遅延経路５
−ｎ及び第ｉ遅延経路１５−ｉの選択でセンシングウイ
ンド＝０ｎｓを設定できる。そのうえに、ＮＭＯＳセン
スアンプ３５の動作開始時点も電源電圧ＶＣＣのレベル
に応じて調整できるようになり、動作速度向上に有利に
働く。このときには、第ｎ遅延経路５−ｎ及び第ｉ遅延
経路１５−ｉの方にもＲＣ遅延設定を可能としておい
て、ビットラインＢＬ，バーＢＬの寄生容量や電荷分配
速度を加味できるようにしておくとよい。
る場合、ＰＭＯＳセンスアンプ用の第１遅延経路５−１
の遅延時間について抵抗Ｒ１，Ｒ２の抵抗値及びキャパ
シタ８０，９０のキャパシタンスの調節により、ＮＭＯ
Ｓセンスアンプ用第１遅延経路１５−１の遅延時間より
も３ｎｓほど長くなるように設定しておく。このような
構成により、電源電圧ＶＣＣが２．３Ｖ以上となる場合
には第１遅延経路５−１及び第１遅延経路１５−１の選
択でセンシングウインド＝３ｎｓを設定でき、また、電
源電圧ＶＣＣが２．３Ｖ未満の場合には第ｎ遅延経路５
−ｎ及び第ｉ遅延経路１５−ｉの選択でセンシングウイ
ンド＝０ｎｓを設定できる。そのうえに、ＮＭＯＳセン
スアンプ３５の動作開始時点も電源電圧ＶＣＣのレベル
に応じて調整できるようになり、動作速度向上に有利に
働く。このときには、第ｎ遅延経路５−ｎ及び第ｉ遅延
経路１５−ｉの方にもＲＣ遅延設定を可能としておい
て、ビットラインＢＬ，バーＢＬの寄生容量や電荷分配
速度を加味できるようにしておくとよい。
【００３１】
【発明の効果】以上述べてきたように本発明によれば、
漏れ電流がより重要となる高電源電圧下ではセンシング
ウインドを大きく設定して漏れ電流を少なくし、接地雑
音や消費電流を抑制する一方で、感知時間がより重要と
なる低電源電圧下ではセンシングウインドを小さく或い
は０に設定して遅延時間を短くし、動作速度の向上を図
れるようになる。これは特に、バッテリーバックアップ
タイプにおけるメモリ装置にとって非常に有益である。
漏れ電流がより重要となる高電源電圧下ではセンシング
ウインドを大きく設定して漏れ電流を少なくし、接地雑
音や消費電流を抑制する一方で、感知時間がより重要と
なる低電源電圧下ではセンシングウインドを小さく或い
は０に設定して遅延時間を短くし、動作速度の向上を図
れるようになる。これは特に、バッテリーバックアップ
タイプにおけるメモリ装置にとって非常に有益である。
【図１】本発明によるビットライン感知回路の実施例を
示す回路図。
示す回路図。
【図２】本発明に係る可変遅延経路の具体例を示す回路
図。
図。
【図３】分図Ａは電源電圧と漏れ電流ピーク値の関係を
示すグラフ、分図Ｂは電源電圧と感知時間の関係を示す
グラフ。
示すグラフ、分図Ｂは電源電圧と感知時間の関係を示す
グラフ。
【図４】本発明によるビットライン感知回路の他の実施
例を示す回路図。
例を示す回路図。
【図５】従来におけるビットライン感知回路を示す回路
図。
図。
【図６】分図Ａは電源電圧と漏れ電流ピーク値の関係を
示すグラフ、分図Ｂは電源電圧と感知時間の関係を示す
グラフ。
示すグラフ、分図Ｂは電源電圧と感知時間の関係を示す
グラフ。
５−１〜５−ｎ ＰＭＯＳセンスアンプ用遅延経路（第
１〜第ｎ遅延経路） １５，１５−１〜１５−ｉ ＮＭＯＳセンスアンプ用遅
延経路（第１〜第ｉ遅延経路） １０ ＬＡＰＧ発生回路（制御信号発生回路） ２０ ＬＡＮＧ発生回路（制御信号発生回路） ２５，Ｔ３，Ｔ４ ＰＭＯＳＦＥＴ ３０，Ｔ１，Ｔ２ ＮＭＯＳＦＥＴ ３５ ＮＭＯＳセンスアンプ ４０ ＰＭＯＳセンスアンプ ＬＡ 感知ノード（ＰＭＯＳセンスアンプ用） バーＬＡ 感知ノード（ＮＭＯＳセンスアンプ用） ＶＣＣ 電源電圧 ＶＳＳ 接地電圧（基準電圧） ＰＳＥ エネーブル信号（ＰＭＯＳセンスアンプ用） ＮＳＥ エネーブル信号（ＮＭＯＳセンスアンプ用） ＰＩＳＤ 遅延信号（ＰＭＯＳセンスアンプ用） ＰＳＤ 遅延信号（ＮＭＯＳセンスアンプ用） ＬＡＰＧ 制御信号（ＰＭＯＳセンスアンプ用） ＬＡＮＧ 制御信号（ＮＭＯＳセンスアンプ用） φＤＥＴ 電源電圧感知信号
１〜第ｎ遅延経路） １５，１５−１〜１５−ｉ ＮＭＯＳセンスアンプ用遅
延経路（第１〜第ｉ遅延経路） １０ ＬＡＰＧ発生回路（制御信号発生回路） ２０ ＬＡＮＧ発生回路（制御信号発生回路） ２５，Ｔ３，Ｔ４ ＰＭＯＳＦＥＴ ３０，Ｔ１，Ｔ２ ＮＭＯＳＦＥＴ ３５ ＮＭＯＳセンスアンプ ４０ ＰＭＯＳセンスアンプ ＬＡ 感知ノード（ＰＭＯＳセンスアンプ用） バーＬＡ 感知ノード（ＮＭＯＳセンスアンプ用） ＶＣＣ 電源電圧 ＶＳＳ 接地電圧（基準電圧） ＰＳＥ エネーブル信号（ＰＭＯＳセンスアンプ用） ＮＳＥ エネーブル信号（ＮＭＯＳセンスアンプ用） ＰＩＳＤ 遅延信号（ＰＭＯＳセンスアンプ用） ＰＳＤ 遅延信号（ＮＭＯＳセンスアンプ用） ＬＡＰＧ 制御信号（ＰＭＯＳセンスアンプ用） ＬＡＮＧ 制御信号（ＮＭＯＳセンスアンプ用） φＤＥＴ 電源電圧感知信号
Claims (8)
- 【請求項１】 ビットラインに接続されたＮＭＯＳセン
スアンプ及びＰＭＯＳセンスアンプを有する半導体メモ
リ装置のビットライン感知回路において、 電源電圧のレベルを感知して発生される電源電圧感知信
号に応答してＮＭＯＳセンスアンプとＰＭＯＳセンスア
ンプの動作開始間隔を可変的に制御するための可変遅延
経路を備えたことを特徴とするビットライン感知回路。 - 【請求項２】 ＰＭＯＳセンスアンプに対し可変遅延経
路を備え、電源電圧のレベルが一定値未満になればＰＭ
ＯＳセンスアンプ及びＮＭＯＳセンスアンプの動作開始
を同じにし、電源電圧のレベルが一定値以上になればＮ
ＭＯＳセンスアンプの動作開始よりＰＭＯＳセンスアン
プの動作開始を遅らせるようになっている請求項１記載
のビットライン感知回路。 - 【請求項３】 ＮＭＯＳセンスアンプに対し可変遅延経
路を備え、電源電圧のレベルが一定値未満になればＰＭ
ＯＳセンスアンプ及びＮＭＯＳセンスアンプの動作開始
を同じにし、電源電圧のレベルが一定値以上になればＮ
ＭＯＳセンスアンプの動作開始よりＰＭＯＳセンスアン
プの動作開始を遅らせるようになっている請求項１記載
のビットライン感知回路。 - 【請求項４】 ＰＭＯＳセンスアンプ及びＮＭＯＳセン
スアンプに対してそれぞれ可変遅延経路を備え、電源電
圧のレベルが一定値未満になればＰＭＯＳセンスアンプ
及びＮＭＯＳセンスアンプの動作開始を同じにし、電源
電圧のレベルが一定値以上になればＮＭＯＳセンスアン
プの動作開始よりＰＭＯＳセンスアンプの動作開始を遅
らせるようになっている請求項１記載のビットライン感
知回路。 - 【請求項５】 提供されるエネーブル信号を遅延経路で
遅延させて制御信号を発生し、この制御信号でＰＭＯＳ
センスアンプ及びＮＭＯＳセンスアンプを動作開始させ
るようになったビットライン感知回路の動作制御方法に
おいて、 遅延特性の異なる遅延経路を切り換え可能に複数設定し
て前記エネーブル信号の遅延時間を変更可能にしたこと
を特徴とする動作制御方法。 - 【請求項６】 電源電圧のレベルを感知して発生される
電源電圧感知信号に応じて遅延経路を切り換えるように
した請求項５記載の動作制御方法。 - 【請求項７】 提供されるエネーブル信号を遅延させて
発生される制御信号に応じた感知ノードへの電圧印加で
動作開始するＰＭＯＳセンスアンプ及びＮＭＯＳセンス
アンプを備えたビットライン感知回路において、 抵抗、キャパシタによる調整で遅延特性を変えて切り換
え可能に複数設けられた前記エネーブル信号遅延のため
の遅延経路と、この遅延経路の出力から前記制御信号を
発生する制御信号発生回路と、をＰＭＯＳセンスアンプ
用及び／又はＮＭＯＳセンスアンプ用に備えたことを特
徴とするビットライン感知回路。 - 【請求項８】 電源電圧のレベルを感知して発生される
電源電圧感知信号に応じて遅延経路が切り換えられる請
求項７記載のビットライン感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013140A KR0122108B1 (ko) | 1994-06-10 | 1994-06-10 | 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법 |
| KR1994P13140 | 1994-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855476A true JPH0855476A (ja) | 1996-02-27 |
| JP2843528B2 JP2843528B2 (ja) | 1999-01-06 |
Family
ID=19385099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7143769A Expired - Fee Related JP2843528B2 (ja) | 1994-06-10 | 1995-06-12 | メモリ装置のビットライン感知回路とその動作制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5638333A (ja) |
| JP (1) | JP2843528B2 (ja) |
| KR (1) | KR0122108B1 (ja) |
| CN (1) | CN1110817C (ja) |
| TW (1) | TW273047B (ja) |
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- 1995-06-09 TW TW084105859A patent/TW273047B/zh not_active IP Right Cessation
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| CN1121630A (zh) | 1996-05-01 |
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| JP2843528B2 (ja) | 1999-01-06 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: PAYMENT UNTIL: 20091023 Year of fee payment: 11 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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