JPH05299345A - 電子素子用基板及びその製造方法 - Google Patents
電子素子用基板及びその製造方法Info
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- JPH05299345A JPH05299345A JP13000192A JP13000192A JPH05299345A JP H05299345 A JPH05299345 A JP H05299345A JP 13000192 A JP13000192 A JP 13000192A JP 13000192 A JP13000192 A JP 13000192A JP H05299345 A JPH05299345 A JP H05299345A
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Abstract
(57)【要約】
【目的】 酸素イオン注入により形成されたシリコン酸
化膜で誘電体分離されたＳＯＩ構造の基板表層の欠陥を
減少させる。 【構成】 酸素イオン注入により単結晶シリコン基板１
０内に形成されたシリコン酸化膜１２の上方に熱酸化又
はＣＶＤによる別のシリコン酸化膜１４を設け、イオン
注入時のダメージに起因する結晶欠陥や歪み等をこれら
のシリコン酸化膜１２と１４の間のシリコン層１３内に
閉じ込める。そして、シリコン酸化膜１４の上に素子形
成用の結晶性の良い単結晶シリコン層１５を設ける。
化膜で誘電体分離されたＳＯＩ構造の基板表層の欠陥を
減少させる。 【構成】 酸素イオン注入により単結晶シリコン基板１
０内に形成されたシリコン酸化膜１２の上方に熱酸化又
はＣＶＤによる別のシリコン酸化膜１４を設け、イオン
注入時のダメージに起因する結晶欠陥や歪み等をこれら
のシリコン酸化膜１２と１４の間のシリコン層１３内に
閉じ込める。そして、シリコン酸化膜１４の上に素子形
成用の結晶性の良い単結晶シリコン層１５を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ "Silicon On
Insulator" 又は "Semiconductor On Insulator" ) 構
造の電子素子用基板及びその製造方法に関する。
Insulator" 又は "Semiconductor On Insulator" ) 構
造の電子素子用基板及びその製造方法に関する。
【０００２】
【従来の技術】高速、高集積、高耐圧、高耐放射線デバ
イス等の次世代の高機能デバイス用ウェハとして、ＳＯ
Ｉ構造の基板の開発が盛んに行われている。ＳＯＩは、
その製造方法の違いにより、ＳＩＭＯＸ（Separation b
y Implanted Oxygen) 、ＳＯＳ（Silicon On Sapphir
e)、張り合わせＳＯＩ、ＺＭＲ（Zone Melting Recryst
allized)ＳＯＩ、固相エピＳＯＩ等に分類される。
イス等の次世代の高機能デバイス用ウェハとして、ＳＯ
Ｉ構造の基板の開発が盛んに行われている。ＳＯＩは、
その製造方法の違いにより、ＳＩＭＯＸ（Separation b
y Implanted Oxygen) 、ＳＯＳ（Silicon On Sapphir
e)、張り合わせＳＯＩ、ＺＭＲ（Zone Melting Recryst
allized)ＳＯＩ、固相エピＳＯＩ等に分類される。
【０００３】この中で、ＳＩＭＯＸは、高エネルギーに
加速した酸素イオンをシリコン基板に打ち込み、このシ
リコン基板の所定深さ位置に１〜数μｍ厚程度のシリコ
ン酸化膜を形成するものである。これにより、シリコン
酸化膜で誘電体分離されたＳＯＩ構造の基板が形成され
る。図７に、このＳＩＭＯＸ構造を示すが、単結晶シリ
コン基板１００に、その主面側から酸素イオンを打ち込
み、シリコン酸化膜１０２を形成する。このシリコン酸
化膜１０２により、シリコン基板１００は、基板下部１
０１と素子形成用の基板上部１０３（通常、この上に膜
厚調整のためのエピタキシャル層が形成される。）とに
分離される。
加速した酸素イオンをシリコン基板に打ち込み、このシ
リコン基板の所定深さ位置に１〜数μｍ厚程度のシリコ
ン酸化膜を形成するものである。これにより、シリコン
酸化膜で誘電体分離されたＳＯＩ構造の基板が形成され
る。図７に、このＳＩＭＯＸ構造を示すが、単結晶シリ
コン基板１００に、その主面側から酸素イオンを打ち込
み、シリコン酸化膜１０２を形成する。このシリコン酸
化膜１０２により、シリコン基板１００は、基板下部１
０１と素子形成用の基板上部１０３（通常、この上に膜
厚調整のためのエピタキシャル層が形成される。）とに
分離される。
【０００４】
【発明が解決しようとする課題】ところが、上述のよう
にして形成したＳＩＭＯＸ構造では、シリコン酸化膜１
０２を形成するために、シリコン基板１００の主面側か
ら非常に高ドーズ量に酸素イオンが打ち込まれるので、
素子を形成する基板上部１０３における結晶格子が酸素
イオンとの衝突により乱れ、この部分が殆ど非晶質状態
になる。そこで、この部分に素子を形成するためにはこ
の部分を再結晶化する必要があり、このために、高温且
つ長時間の熱処理が必要であった。
にして形成したＳＩＭＯＸ構造では、シリコン酸化膜１
０２を形成するために、シリコン基板１００の主面側か
ら非常に高ドーズ量に酸素イオンが打ち込まれるので、
素子を形成する基板上部１０３における結晶格子が酸素
イオンとの衝突により乱れ、この部分が殆ど非晶質状態
になる。そこで、この部分に素子を形成するためにはこ
の部分を再結晶化する必要があり、このために、高温且
つ長時間の熱処理が必要であった。
【０００５】また、この基板上部１０３の部分を熱処理
により再結晶化した後でも、この基板上部１０３の部分
には、誘電体層であるシリコン酸化膜１０２との格子不
整合に起因する結晶欠陥や歪みが多く存在し、その結
果、この部分にデバイスを作成した時に接合リーク電流
が増大する等の不都合を生じていた。このため、図７に
示した従来のＳＩＭＯＸ構造の基板では、歩留り良く電
子素子を形成することが困難であった。
により再結晶化した後でも、この基板上部１０３の部分
には、誘電体層であるシリコン酸化膜１０２との格子不
整合に起因する結晶欠陥や歪みが多く存在し、その結
果、この部分にデバイスを作成した時に接合リーク電流
が増大する等の不都合を生じていた。このため、図７に
示した従来のＳＩＭＯＸ構造の基板では、歩留り良く電
子素子を形成することが困難であった。
【０００６】そこで、本発明の目的は、電子素子を形成
すべき表層の半導体層に結晶欠陥や歪みが少なく、従っ
て、高い歩留りで電子素子を形成することができる改良
されたＳＯＩ構造の電子素子用基板及びその製造方法を
提供することである。
すべき表層の半導体層に結晶欠陥や歪みが少なく、従っ
て、高い歩留りで電子素子を形成することができる改良
されたＳＯＩ構造の電子素子用基板及びその製造方法を
提供することである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の電子素子用基板は、半導体基板の所定
深さ位置に形成された第１の誘電体層と、前記半導体基
板の表面部分に形成された第２の誘電体層と、この第２
の誘電体層の上に設けられた素子形成用の半導体層とを
有している。
ために、本発明の電子素子用基板は、半導体基板の所定
深さ位置に形成された第１の誘電体層と、前記半導体基
板の表面部分に形成された第２の誘電体層と、この第２
の誘電体層の上に設けられた素子形成用の半導体層とを
有している。
【０００８】本発明の好ましい態様においては、前記半
導体基板及び前記素子形成用の半導体層が何れも単結晶
シリコンからなり、前記第１及び第２の誘電体層が何れ
もシリコン酸化膜である。
導体基板及び前記素子形成用の半導体層が何れも単結晶
シリコンからなり、前記第１及び第２の誘電体層が何れ
もシリコン酸化膜である。
【０００９】また、本発明の別の好ましい態様において
は、前記半導体基板及び前記素子形成用の半導体層が何
れも単結晶シリコンからなり、前記第１及び第２の誘電
体層の少なくとも一方がサファイアで構成されている。
は、前記半導体基板及び前記素子形成用の半導体層が何
れも単結晶シリコンからなり、前記第１及び第２の誘電
体層の少なくとも一方がサファイアで構成されている。
【００１０】また、本発明の電子素子用基板の製造方法
は、イオン注入によって半導体基板の所定深さ位置に第
１の誘電体層を形成する工程と、前記半導体基板の表面
に第２の誘電体層を形成する工程と、この第２の誘電体
層の上に第１の半導体層を堆積形成する工程と、この第
１の半導体層の上に第２の半導体層をエピタキシャル成
長させる工程とを有する。
は、イオン注入によって半導体基板の所定深さ位置に第
１の誘電体層を形成する工程と、前記半導体基板の表面
に第２の誘電体層を形成する工程と、この第２の誘電体
層の上に第１の半導体層を堆積形成する工程と、この第
１の半導体層の上に第２の半導体層をエピタキシャル成
長させる工程とを有する。
【００１１】また、本発明の電子素子用基板の別の態様
による製造方法は、イオン注入によって第１の半導体基
板の所定深さ位置に第１の誘電体層を形成する工程と、
第２の半導体基板の表面に第２の誘電体層を形成する工
程と、前記第１の半導体基板の主面と前記第２の半導体
基板の前記第２の誘電体層が形成された面を互いに張り
合わせる工程と、前記第２の半導体基板の裏面を研磨す
る工程と、この研磨した第２の半導体基板の上に半導体
層をエピタキシャル成長させる工程とを有する。
による製造方法は、イオン注入によって第１の半導体基
板の所定深さ位置に第１の誘電体層を形成する工程と、
第２の半導体基板の表面に第２の誘電体層を形成する工
程と、前記第１の半導体基板の主面と前記第２の半導体
基板の前記第２の誘電体層が形成された面を互いに張り
合わせる工程と、前記第２の半導体基板の裏面を研磨す
る工程と、この研磨した第２の半導体基板の上に半導体
層をエピタキシャル成長させる工程とを有する。
【００１２】また、本発明の別の態様による電子素子用
基板は、イオン注入によって半導体基板の所定深さ位置
に形成された第１の誘電体層と、この第１の誘電体層よ
りも浅い位置の前記半導体基板内に形成された第２の誘
電体層とを有し、この第２の誘電体層よりも表面側の前
記半導体基板の領域を素子形成用の半導体層とする。
基板は、イオン注入によって半導体基板の所定深さ位置
に形成された第１の誘電体層と、この第１の誘電体層よ
りも浅い位置の前記半導体基板内に形成された第２の誘
電体層とを有し、この第２の誘電体層よりも表面側の前
記半導体基板の領域を素子形成用の半導体層とする。
【００１３】この態様の本発明の電子素子用基板では、
例えば、前記半導体基板が単結晶シリコン基板であり、
前記第１及び第２の誘電体層が何れも酸素イオン注入に
よるシリコン酸化膜である。
例えば、前記半導体基板が単結晶シリコン基板であり、
前記第１及び第２の誘電体層が何れも酸素イオン注入に
よるシリコン酸化膜である。
【００１４】そして、この態様の本発明の電子素子用基
板の製造方法は、イオン注入によって半導体基板の所定
深さ位置に第１の誘電体層を形成する工程と、この第１
の誘電体層のイオン注入エネルギーよりも低いイオン注
入エネルギーで且つこの第１の誘電体層よりも低濃度の
イオン注入を行うことにより、前記第１の誘電体層より
も浅い位置の前記半導体基板内に第２の誘電体層を形成
する工程と、しかる後、前記半導体基板を熱処理する工
程とを有する。
板の製造方法は、イオン注入によって半導体基板の所定
深さ位置に第１の誘電体層を形成する工程と、この第１
の誘電体層のイオン注入エネルギーよりも低いイオン注
入エネルギーで且つこの第１の誘電体層よりも低濃度の
イオン注入を行うことにより、前記第１の誘電体層より
も浅い位置の前記半導体基板内に第２の誘電体層を形成
する工程と、しかる後、前記半導体基板を熱処理する工
程とを有する。
【００１５】
【作用】本発明の電子素子用基板及びその製造方法で
は、ＳＯＩ構造の誘電体分離層として作用すべく形成さ
れた第１の誘電体層の上に第２の誘電体層を設け、この
第２の誘電体層の上に素子形成用の半導体層を設けてい
る。従って、例えば、第２の誘電体層を非常に薄く形成
することにより、その上に結晶性の良い半導体層を形成
することができる。また、例えば、イオン注入時のダメ
ージに起因して第１の誘電体層の上の半導体層に生じる
結晶欠陥や歪みをこの第１の誘電体層と第２の誘電体層
の間の半導体層に閉じ込めることができ、第２の誘電体
層の上に、結晶欠陥や歪みの少ない良質の半導体層を形
成することが可能となる。
は、ＳＯＩ構造の誘電体分離層として作用すべく形成さ
れた第１の誘電体層の上に第２の誘電体層を設け、この
第２の誘電体層の上に素子形成用の半導体層を設けてい
る。従って、例えば、第２の誘電体層を非常に薄く形成
することにより、その上に結晶性の良い半導体層を形成
することができる。また、例えば、イオン注入時のダメ
ージに起因して第１の誘電体層の上の半導体層に生じる
結晶欠陥や歪みをこの第１の誘電体層と第２の誘電体層
の間の半導体層に閉じ込めることができ、第２の誘電体
層の上に、結晶欠陥や歪みの少ない良質の半導体層を形
成することが可能となる。
【００１６】
【実施例】以下、本発明を実施例につき図１〜図６を参
照して説明する。
照して説明する。
【００１７】図１は、本発明の第１実施例による素子形
成用基板の構造を示したものであり、図２は、その製造
方法を示したものである。
成用基板の構造を示したものであり、図２は、その製造
方法を示したものである。
【００１８】図１において、単結晶シリコン基板１０の
主面側から酸素イオンを打ち込むことにより、このシリ
コン基板１０の所定深さ位置に誘電体分離のための第１
の誘電体層であるシリコン酸化膜１２が形成されてい
る。そして、このシリコン酸化膜１２により、シリコン
基板１０は、基板下部１１と基板上部１３とに分離され
ている。そして、このシリコン基板１０の基板上部１３
の表面に第２の誘電体層であるシリコン酸化膜１４が形
成され、このシリコン酸化膜１４の上に、結晶欠陥や歪
みの少ない良質の単結晶シリコン層１５が形成されてい
る。
主面側から酸素イオンを打ち込むことにより、このシリ
コン基板１０の所定深さ位置に誘電体分離のための第１
の誘電体層であるシリコン酸化膜１２が形成されてい
る。そして、このシリコン酸化膜１２により、シリコン
基板１０は、基板下部１１と基板上部１３とに分離され
ている。そして、このシリコン基板１０の基板上部１３
の表面に第２の誘電体層であるシリコン酸化膜１４が形
成され、このシリコン酸化膜１４の上に、結晶欠陥や歪
みの少ない良質の単結晶シリコン層１５が形成されてい
る。
【００１９】次に、図２を参照して、この構造の製造方
法を説明する。
法を説明する。
【００２０】まず、図２（ａ）に示すように、鏡面ウェ
ハをなす単結晶シリコン基板１０の主面側から、加速エ
ネルギー２００ｋｅＶ、印加電流１００ｍＡ、ドーズ量
２．５×１０18ｃｍ-2の条件で酸素イオンを打ち込み、
その後、約１２００℃でアニーリングすることによりシ
リコン酸化膜１２を形成する。
ハをなす単結晶シリコン基板１０の主面側から、加速エ
ネルギー２００ｋｅＶ、印加電流１００ｍＡ、ドーズ量
２．５×１０18ｃｍ-2の条件で酸素イオンを打ち込み、
その後、約１２００℃でアニーリングすることによりシ
リコン酸化膜１２を形成する。
【００２１】次に、図２（ｂ）に示すように、このシリ
コン基板１０の主面に、例えば熱酸化法又はＣＶＤ法に
より非常に薄い（約１０〜１５Å）シリコン酸化膜１４
を形成する。
コン基板１０の主面に、例えば熱酸化法又はＣＶＤ法に
より非常に薄い（約１０〜１５Å）シリコン酸化膜１４
を形成する。
【００２２】次に、図２（ｃ）に示すように、このシリ
コン酸化膜１４の上に、例えばＣＶＤ法により多結晶シ
リコン膜１５ａを堆積形成する。次いで、この多結晶シ
リコン膜１５ａにシリコンイオンを打ち込むことにより
この多結晶シリコン膜１５ａを一旦非晶質化し、その
後、アニーリングを行うことにより結晶化して単結晶シ
リコン膜１５ａを得る。
コン酸化膜１４の上に、例えばＣＶＤ法により多結晶シ
リコン膜１５ａを堆積形成する。次いで、この多結晶シ
リコン膜１５ａにシリコンイオンを打ち込むことにより
この多結晶シリコン膜１５ａを一旦非晶質化し、その
後、アニーリングを行うことにより結晶化して単結晶シ
リコン膜１５ａを得る。
【００２３】次に、図２（ｄ）に示すように、この単結
晶シリコン膜１５ａの上に、例えばＣＶＤ法により単結
晶シリコン膜１５ｂをエピタキシャル成長させ、図１に
示す構造を得る。
晶シリコン膜１５ａの上に、例えばＣＶＤ法により単結
晶シリコン膜１５ｂをエピタキシャル成長させ、図１に
示す構造を得る。
【００２４】この第１実施例によれば、主要な誘電体分
離層として作用するイオン注入によるシリコン酸化膜１
２とその上方に形成された熱酸化又はＣＶＤによるシリ
コン酸化膜１４との間の基板上部１３の部分に、シリコ
ン酸化膜１２を形成する際のイオン注入時のダメージに
起因して生じる結晶格子歪み、熱膨張歪み、格子緩和等
を閉じ込めることができ、熱酸化又はＣＶＤにより形成
されたシリコン酸化膜１４の上には非常に結晶性の良い
単結晶シリコン層１５を得ることができる。
離層として作用するイオン注入によるシリコン酸化膜１
２とその上方に形成された熱酸化又はＣＶＤによるシリ
コン酸化膜１４との間の基板上部１３の部分に、シリコ
ン酸化膜１２を形成する際のイオン注入時のダメージに
起因して生じる結晶格子歪み、熱膨張歪み、格子緩和等
を閉じ込めることができ、熱酸化又はＣＶＤにより形成
されたシリコン酸化膜１４の上には非常に結晶性の良い
単結晶シリコン層１５を得ることができる。
【００２５】即ち、シリコン酸化膜１４は非常に薄いた
め、下地シリコンの格子間力を受け、実質的に酸化膜の
格子定数を持った格子構造にはならない。そこで、この
非常にシリコンの格子に似ている酸化膜上にシリコン単
結晶を形成すると、その格子間歪が、厚い酸化膜上に形
成する場合に比べて小さくなり、結晶性の良い単結晶シ
リコン層が得られる。
め、下地シリコンの格子間力を受け、実質的に酸化膜の
格子定数を持った格子構造にはならない。そこで、この
非常にシリコンの格子に似ている酸化膜上にシリコン単
結晶を形成すると、その格子間歪が、厚い酸化膜上に形
成する場合に比べて小さくなり、結晶性の良い単結晶シ
リコン層が得られる。
【００２６】図３に、本発明の第２実施例による素子形
成用基板の製造方法を示す。
成用基板の製造方法を示す。
【００２７】この実施例においては、まず、図３（ａ）
に示すように、鏡面ウェハをなす単結晶シリコン基板２
０の主面側から、加速エネルギー２００ｋｅＶ、印加電
流１００ｍＡ、ドーズ量２．５×１０18ｃｍ-2の条件で
酸素イオンを打ち込み、このシリコン基板２０の所定深
さ位置に第１の酸素イオン注入領域２１を形成する。
に示すように、鏡面ウェハをなす単結晶シリコン基板２
０の主面側から、加速エネルギー２００ｋｅＶ、印加電
流１００ｍＡ、ドーズ量２．５×１０18ｃｍ-2の条件で
酸素イオンを打ち込み、このシリコン基板２０の所定深
さ位置に第１の酸素イオン注入領域２１を形成する。
【００２８】次に、図３（ｂ）に示すように、シリコン
基板２０の主面側から、今度は、加速エネルギー１００
ｋｅＶ、印加電流５０ｍＡ、ドーズ量１．５×１０18ｃ
ｍ-2の条件で酸素イオンを打ち込み、上述した第１の酸
素イオン注入領域２１よりも浅い位置のシリコン基板２
０内に第２の酸素イオン注入領域２２を形成する。
基板２０の主面側から、今度は、加速エネルギー１００
ｋｅＶ、印加電流５０ｍＡ、ドーズ量１．５×１０18ｃ
ｍ-2の条件で酸素イオンを打ち込み、上述した第１の酸
素イオン注入領域２１よりも浅い位置のシリコン基板２
０内に第２の酸素イオン注入領域２２を形成する。
【００２９】その後、約１２００℃の温度でアニーリン
グすることにより、上述した第１及び第２の酸素イオン
注入領域２１及び２２の位置に夫々第１及び第２のシリ
コン酸化膜を形成するとともに、上側の第２のシリコン
酸化膜の上のシリコン層を良質の単結晶シリコン層にす
る。
グすることにより、上述した第１及び第２の酸素イオン
注入領域２１及び２２の位置に夫々第１及び第２のシリ
コン酸化膜を形成するとともに、上側の第２のシリコン
酸化膜の上のシリコン層を良質の単結晶シリコン層にす
る。
【００３０】この製造方法により、図１に示したと同
様、基板内に２層のシリコン酸化膜が形成された一種の
ＳＯＩ構造の基板を得ることができ、その表層に素子形
成用の良質の単結晶シリコン層を得ることができる。即
ち、この実施例では、上側の第２のシリコン酸化膜を形
成するためのイオン注入は、主要な誘電体分離層として
作用する第１のシリコン酸化膜よりも低エネルギーで且
つ低ドーズ量に行っている。従って、後の熱処理により
この第２のシリコン酸化膜の上のシリコン層の結晶状態
を容易に良好にすることができ、従来のＳＩＭＯＸ構造
で問題となっていた結晶格子歪み、熱膨張歪み、格子緩
和等は、この第２のシリコン酸化膜と第１のシリコン酸
化膜の間に閉じ込めることができる。
様、基板内に２層のシリコン酸化膜が形成された一種の
ＳＯＩ構造の基板を得ることができ、その表層に素子形
成用の良質の単結晶シリコン層を得ることができる。即
ち、この実施例では、上側の第２のシリコン酸化膜を形
成するためのイオン注入は、主要な誘電体分離層として
作用する第１のシリコン酸化膜よりも低エネルギーで且
つ低ドーズ量に行っている。従って、後の熱処理により
この第２のシリコン酸化膜の上のシリコン層の結晶状態
を容易に良好にすることができ、従来のＳＩＭＯＸ構造
で問題となっていた結晶格子歪み、熱膨張歪み、格子緩
和等は、この第２のシリコン酸化膜と第１のシリコン酸
化膜の間に閉じ込めることができる。
【００３１】図４に、この製造方法における基板中の酸
素イオン濃度の分布状態を示す。同図において、Ｉの部
分は、単結晶シリコンでダメージの殆ど無い領域、IIの
部分は、高エネルギー、高濃度の酸素イオン注入による
ダメージが大きく、或る程度酸素イオンが残留している
領域、III の部分は、基板表面に近い第２の酸素イオン
注入領域２２によりIIの領域から分離された素子形成領
域となる領域である。この実施例において、基板表面近
傍に第２の酸素イオン注入領域２２を形成する場合、低
エネルギーの注入で良いのと、酸素イオン濃度分布を或
る程度制御可能であることから、素子形成領域となるII
I の部分のダメージ及び残留酸素イオン濃度を非常に少
なくすることができ、従って、後の熱処理により、非常
に薄く形成されたこの第２の酸素イオン注入領域２２の
上に結晶性の良い単結晶シリコン層を得ることができ
る。
素イオン濃度の分布状態を示す。同図において、Ｉの部
分は、単結晶シリコンでダメージの殆ど無い領域、IIの
部分は、高エネルギー、高濃度の酸素イオン注入による
ダメージが大きく、或る程度酸素イオンが残留している
領域、III の部分は、基板表面に近い第２の酸素イオン
注入領域２２によりIIの領域から分離された素子形成領
域となる領域である。この実施例において、基板表面近
傍に第２の酸素イオン注入領域２２を形成する場合、低
エネルギーの注入で良いのと、酸素イオン濃度分布を或
る程度制御可能であることから、素子形成領域となるII
I の部分のダメージ及び残留酸素イオン濃度を非常に少
なくすることができ、従って、後の熱処理により、非常
に薄く形成されたこの第２の酸素イオン注入領域２２の
上に結晶性の良い単結晶シリコン層を得ることができ
る。
【００３２】また、この実施例の製造方法では、２段階
のイオン注入を行った後、１度の熱処理で第１及び第２
のシリコン酸化膜を同時に形成するので、その工程が比
較的簡単である。
のイオン注入を行った後、１度の熱処理で第１及び第２
のシリコン酸化膜を同時に形成するので、その工程が比
較的簡単である。
【００３３】図５に、本発明の第３実施例による素子形
成用基板の製造方法を示す。
成用基板の製造方法を示す。
【００３４】この実施例では、まず、図５（ａ）に示す
ように、鏡面ウェハをなす第１の単結晶シリコン基板３
０の主面側から、加速エネルギー２００ｋｅＶ、印加電
流１００ｍＡ、ドーズ量２．５×１０18ｃｍ-2の条件で
酸素イオンを打ち込み、その後、約１２００℃でアニー
リングすることによりシリコン酸化膜３２を形成する。
そして、このシリコン酸化膜３２により、第１のシリコ
ン基板３０を基板下部３１と基板上部３３に分離する。
ように、鏡面ウェハをなす第１の単結晶シリコン基板３
０の主面側から、加速エネルギー２００ｋｅＶ、印加電
流１００ｍＡ、ドーズ量２．５×１０18ｃｍ-2の条件で
酸素イオンを打ち込み、その後、約１２００℃でアニー
リングすることによりシリコン酸化膜３２を形成する。
そして、このシリコン酸化膜３２により、第１のシリコ
ン基板３０を基板下部３１と基板上部３３に分離する。
【００３５】一方、図５（ｂ）に示すように、第１の単
結晶シリコン基板３０とは別の第２の単結晶シリコン基
板４０の主面に、熱酸化法又はＣＶＤ法によりシリコン
酸化膜４１を形成する。
結晶シリコン基板３０とは別の第２の単結晶シリコン基
板４０の主面に、熱酸化法又はＣＶＤ法によりシリコン
酸化膜４１を形成する。
【００３６】そして、図５（ｃ）に示すように、これら
の基板３０と４０の主面同士を、酸素又は窒素雰囲気中
で約１１００℃、２時間の熱処理を行い、互いに張り合
わせる。そして、単結晶シリコン基板４０をその裏面側
から研磨して、所定厚の単結晶シリコン層４０ａとした
後、この単結晶シリコン層４０ａの上に、例えばＣＶＤ
法により単結晶シリコン層５１をエピタキシャル成長さ
せる。
の基板３０と４０の主面同士を、酸素又は窒素雰囲気中
で約１１００℃、２時間の熱処理を行い、互いに張り合
わせる。そして、単結晶シリコン基板４０をその裏面側
から研磨して、所定厚の単結晶シリコン層４０ａとした
後、この単結晶シリコン層４０ａの上に、例えばＣＶＤ
法により単結晶シリコン層５１をエピタキシャル成長さ
せる。
【００３７】以上の製造方法により、図１に示したと同
様の構造を得ることができる。
様の構造を得ることができる。
【００３８】この実施例の製造方法によれば、イオン注
入時のダメージに起因して生じる結晶格子歪み、熱膨張
歪み、格子緩和等を有する半導体層であるシリコン基板
３０の基板上部３３はシリコン酸化膜３２と４１の間に
閉じ込められた形となる。そして、シリコン酸化膜４１
の上側の素子形成用の半導体層として、非常に結晶性の
良い単結晶シリコン層４０ａ及び５１を得ることができ
る。また、この実施例の製造方法においては、シリコン
層を再結晶化するための熱処理は不要である。
入時のダメージに起因して生じる結晶格子歪み、熱膨張
歪み、格子緩和等を有する半導体層であるシリコン基板
３０の基板上部３３はシリコン酸化膜３２と４１の間に
閉じ込められた形となる。そして、シリコン酸化膜４１
の上側の素子形成用の半導体層として、非常に結晶性の
良い単結晶シリコン層４０ａ及び５１を得ることができ
る。また、この実施例の製造方法においては、シリコン
層を再結晶化するための熱処理は不要である。
【００３９】図６に、本発明の第４実施例による素子形
成用基板の製造方法を示す。
成用基板の製造方法を示す。
【００４０】この実施例では、まず、図６（ａ）に示す
ように、サファイア基板（０００１）６１の上に、ＣＶ
Ｄ法又は固相成長法等により単結晶シリコン層６２を形
成する。
ように、サファイア基板（０００１）６１の上に、ＣＶ
Ｄ法又は固相成長法等により単結晶シリコン層６２を形
成する。
【００４１】次に、図６（ｂ）に示すように、このサフ
ァイア基板６１の裏面側を研磨し、その上に、やはりＣ
ＶＤ法又は固相成長法等により単結晶シリコン層６３を
形成する。
ァイア基板６１の裏面側を研磨し、その上に、やはりＣ
ＶＤ法又は固相成長法等により単結晶シリコン層６３を
形成する。
【００４２】一方、図６（ｃ）に示すように、別のサフ
ァイア基板（０００１）６４の一方の面に、上述したと
同様にして単結晶シリコン層６５を形成した後、そのサ
ファイア基板６４の他方の面を研磨し、これを、図６
（ｂ）に示したサファイア基板６１と貼り合わせて、図
６（ｃ）に示す構造を得る。
ァイア基板（０００１）６４の一方の面に、上述したと
同様にして単結晶シリコン層６５を形成した後、そのサ
ファイア基板６４の他方の面を研磨し、これを、図６
（ｂ）に示したサファイア基板６１と貼り合わせて、図
６（ｃ）に示す構造を得る。
【００４３】この製造方法により、２層の誘電体層がサ
ファイアで構成された本発明による構造を得ることがで
きる。なお、この実施例の構造において、一方の誘電体
層は、シリコン酸化膜でも良い。また、この実施例の製
造方法の他に、サファイア基板（０００１）と第１の誘
電体層を形成したシリコン基板（００１）とを貼り合わ
せて、サファイア基板を研磨し、その上に、ＣＶＤ法、
固相エピタキシャル成長法等により単結晶シリコン層を
形成しても良い。
ファイアで構成された本発明による構造を得ることがで
きる。なお、この実施例の構造において、一方の誘電体
層は、シリコン酸化膜でも良い。また、この実施例の製
造方法の他に、サファイア基板（０００１）と第１の誘
電体層を形成したシリコン基板（００１）とを貼り合わ
せて、サファイア基板を研磨し、その上に、ＣＶＤ法、
固相エピタキシャル成長法等により単結晶シリコン層を
形成しても良い。
【００４４】
【発明の効果】本発明の電子素子用基板及びその製造方
法によれば、誘電体分離用の下層の誘電体層とは別に設
けた上層の誘電体層の上に結晶性の良い素子形成用の半
導体層を形成することができる。また、例えば、イオン
注入によって半導体基板内に形成した下層の誘電体層の
上の半導体層に生じる結晶欠陥や歪みを、その下層の誘
電体層と上層の誘電体層との間に閉じ込めることがで
き、その上層の誘電体層の上に結晶性の良い素子形成用
の半導体層を形成することができる。従って、従来のＳ
ＯＩ構造の半導体基板よりも表面欠陥の少ない電子素子
用基板を得ることができ、半導体デバイスの歩留りが向
上する。
法によれば、誘電体分離用の下層の誘電体層とは別に設
けた上層の誘電体層の上に結晶性の良い素子形成用の半
導体層を形成することができる。また、例えば、イオン
注入によって半導体基板内に形成した下層の誘電体層の
上の半導体層に生じる結晶欠陥や歪みを、その下層の誘
電体層と上層の誘電体層との間に閉じ込めることがで
き、その上層の誘電体層の上に結晶性の良い素子形成用
の半導体層を形成することができる。従って、従来のＳ
ＯＩ構造の半導体基板よりも表面欠陥の少ない電子素子
用基板を得ることができ、半導体デバイスの歩留りが向
上する。
【図１】本発明の第１実施例による素子形成用基板の構
造を示す断面図である。
造を示す断面図である。
【図２】本発明の第１実施例による素子形成用基板の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】本発明の第２実施例による素子形成用基板の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】図３の実施例における基板中の酸素イオン濃度
分布を示すグラフである。
分布を示すグラフである。
【図５】本発明の第３実施例による素子形成用基板の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】本発明の第４実施例による素子形成用基板の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】従来のＳＯＩ構造を示す断面図である。
１０ シリコン基板 １２、１４ シリコン酸化膜 １５、１５ａ、１５ｂ 単結晶シリコン層 ２０ シリコン基板 ２１、２２ 酸素イオン注入領域 ３０ 第１のシリコン基板 ３２ シリコン酸化膜 ４０ 第２のシリコン基板 ４０ａ 単結晶シリコン層 ４１ シリコン酸化膜 ５１ 単結晶シリコン層 ６１ 第１のサファイア基板 ６２、６３ 単結晶シリコン層 ６４ 第２のサファイア基板 ６５ 単結晶シリコン層
Claims (8)
- 【請求項１】 半導体基板の所定深さ位置に形成された
第１の誘電体層と、 前記半導体基板の表面部分に形成された第２の誘電体層
と、 この第２の誘電体層の上に設けられた素子形成用の半導
体層とを有することを特徴とする電子素子用基板。 - 【請求項２】 前記半導体基板及び前記素子形成用の半
導体層が何れも単結晶シリコンからなり、前記第１及び
第２の誘電体層が何れもシリコン酸化膜であることを特
徴とする請求項１に記載の電子素子用基板。 - 【請求項３】 前記半導体基板及び前記素子形成用の半
導体層が何れも単結晶シリコンからなり、前記第１及び
第２の誘電体層の少なくとも一方がサファイアで構成さ
れていることを特徴とする請求項１に記載の電子素子用
基板。 - 【請求項４】 イオン注入によって半導体基板の所定深
さ位置に第１の誘電体層を形成する工程と、 前記半導体基板の表面に第２の誘電体層を形成する工程
と、 この第２の誘電体層の上に第１の半導体層を堆積形成す
る工程と、 この第１の半導体層の上に第２の半導体層をエピタキシ
ャル成長させる工程とを有することを特徴とする電子素
子用基板の製造方法。 - 【請求項５】 イオン注入によって第１の半導体基板の
所定深さ位置に第１の誘電体層を形成する工程と、 第２の半導体基板の表面に第２の誘電体層を形成する工
程と、 前記第１の半導体基板の主面と前記第２の半導体基板の
前記第２の誘電体層が形成された面を互いに張り合わせ
る工程と、 前記第２の半導体基板の裏面を研磨する工程と、 この研磨した第２の半導体基板の上に半導体層をエピタ
キシャル成長させる工程とを有することを特徴とする電
子素子用基板の製造方法。 - 【請求項６】 イオン注入によって半導体基板の所定深
さ位置に形成された第１の誘電体層と、 この第１の誘電体層よりも浅い位置の前記半導体基板内
に形成された第２の誘電体層とを有し、 この第２の誘電体層よりも表面側の前記半導体基板の領
域を素子形成用の半導体層とすることを特徴とする電子
素子用基板。 - 【請求項７】 前記半導体基板が単結晶シリコン基板で
あり、前記第１及び第２の誘電体層が何れも酸素イオン
注入によるシリコン酸化膜であることを特徴とする請求
項６に記載の電子素子用基板。 - 【請求項８】 イオン注入によって半導体基板の所定深
さ位置に第１の誘電体層を形成する工程と、 この第１の誘電体層のイオン注入エネルギーよりも低い
イオン注入エネルギーで且つこの第１の誘電体層よりも
低濃度のイオン注入を行うことにより、前記第１の誘電
体層よりも浅い位置の前記半導体基板内に第２の誘電体
層を形成する工程と、 しかる後、前記半導体基板を熱処理する工程とを有する
ことを特徴とする電子素子用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000192A JPH05299345A (ja) | 1992-04-23 | 1992-04-23 | 電子素子用基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13000192A JPH05299345A (ja) | 1992-04-23 | 1992-04-23 | 電子素子用基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299345A true JPH05299345A (ja) | 1993-11-12 |
Family
ID=15023698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13000192A Withdrawn JPH05299345A (ja) | 1992-04-23 | 1992-04-23 | 電子素子用基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299345A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265939B1 (ko) * | 1997-08-11 | 2000-11-01 | 구본준 | 산화막 형성방법 |
| WO2001056085A1 (fr) * | 2000-01-25 | 2001-08-02 | Shin-Etsu Handotai Co., Ltd. | Tranche a semi-conducteurs et son procede de production |
| KR100388874B1 (ko) * | 1998-08-31 | 2003-06-25 | 닛본 덴기 가부시끼가이샤 | Ｓｏｉ 기판 및 그의 제조 방법 |
| WO2007060895A1 (ja) * | 2005-11-24 | 2007-05-31 | Sony Corporation | 半導体基板、半導体装置および半導体基板の製造方法 |
| US9416270B2 (en) | 2011-11-14 | 2016-08-16 | Honeywell International Inc. | Polyamide composition for low temperature applications |
| CN110739214A (zh) * | 2019-10-28 | 2020-01-31 | 沈阳硅基科技有限公司 | 一种减少注入损伤制备soi的方法 |
-
1992
- 1992-04-23 JP JP13000192A patent/JPH05299345A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265939B1 (ko) * | 1997-08-11 | 2000-11-01 | 구본준 | 산화막 형성방법 |
| KR100388874B1 (ko) * | 1998-08-31 | 2003-06-25 | 닛본 덴기 가부시끼가이샤 | Ｓｏｉ 기판 및 그의 제조 방법 |
| EP1120819A4 (en) * | 1998-08-31 | 2006-05-10 | Nec Corp | SOI SUBSTRATE AND ITS MANUFACTURING PROCESS |
| WO2001056085A1 (fr) * | 2000-01-25 | 2001-08-02 | Shin-Etsu Handotai Co., Ltd. | Tranche a semi-conducteurs et son procede de production |
| WO2007060895A1 (ja) * | 2005-11-24 | 2007-05-31 | Sony Corporation | 半導体基板、半導体装置および半導体基板の製造方法 |
| US7994574B2 (en) | 2005-11-24 | 2011-08-09 | Sony Corporation | Semiconductor substrate, semiconductor device, and method for manufacturing the semiconductor device |
| US9416270B2 (en) | 2011-11-14 | 2016-08-16 | Honeywell International Inc. | Polyamide composition for low temperature applications |
| CN110739214A (zh) * | 2019-10-28 | 2020-01-31 | 沈阳硅基科技有限公司 | 一种减少注入损伤制备soi的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |