JPH05299520A - 半導体素子のコンタクトホールの形成方法 - Google Patents
半導体素子のコンタクトホールの形成方法Info
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- JPH05299520A JPH05299520A JP9931292A JP9931292A JPH05299520A JP H05299520 A JPH05299520 A JP H05299520A JP 9931292 A JP9931292 A JP 9931292A JP 9931292 A JP9931292 A JP 9931292A JP H05299520 A JPH05299520 A JP H05299520A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 コンタクトホールの壁に角度をつけることに
より、層間絶縁膜とその上のエッチングレートの差によ
って寸法制御の良い、コンタクトホールを形成すること
ができ、しかもコンタクトホールに角度がつくことによ
って、上層配線のステップカバレージを向上させ、配線
の信頼性の向上を図る。 【構成】 多層配線を行なう半導体素子のコンタクトホ
ールの形成方法において、第１層配線２２を形成し、次
に層間絶縁膜２３を形成し、次にエッチングレートの遅
い上層（プラズマシリコン窒化膜）２４を形成し、次に
レジストパターン２５を用いて上層２４を等方的にエッ
チングし、レジストパターン２５を除去した後に全面的
に異方性エッチングを行なう。
より、層間絶縁膜とその上のエッチングレートの差によ
って寸法制御の良い、コンタクトホールを形成すること
ができ、しかもコンタクトホールに角度がつくことによ
って、上層配線のステップカバレージを向上させ、配線
の信頼性の向上を図る。 【構成】 多層配線を行なう半導体素子のコンタクトホ
ールの形成方法において、第１層配線２２を形成し、次
に層間絶縁膜２３を形成し、次にエッチングレートの遅
い上層（プラズマシリコン窒化膜）２４を形成し、次に
レジストパターン２５を用いて上層２４を等方的にエッ
チングし、レジストパターン２５を除去した後に全面的
に異方性エッチングを行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特に電気的導通を得るためのコンタクトホール
の形成方法に関するものである。
に係り、特に電気的導通を得るためのコンタクトホール
の形成方法に関するものである。
【０００２】
【従来の技術】図２はかかる従来の半導体素子の製造方
法における多層配線構造のコンタクトホール形成工程断
面図である。この図において、１１は第１層配線の前工
程までを示し、１２は第１層配線、１３は層間絶縁膜、
１４はレジスト、１５は第２層配線である。
法における多層配線構造のコンタクトホール形成工程断
面図である。この図において、１１は第１層配線の前工
程までを示し、１２は第１層配線、１３は層間絶縁膜、
１４はレジスト、１５は第２層配線である。
【０００３】以下、この図を用いて半導体素子のコンタ
クトホール形成方法について説明する。まず、従来の製
造方法により、図２（ａ）に示すように、第１層配線
（５０００Å）１２、層間絶縁膜（１００００Å）１
３、レジストパターン１４をそれぞれ形成する。
クトホール形成方法について説明する。まず、従来の製
造方法により、図２（ａ）に示すように、第１層配線
（５０００Å）１２、層間絶縁膜（１００００Å）１
３、レジストパターン１４をそれぞれ形成する。
【０００４】次に、図２（ｂ）に示すように、レジスト
パターン１４をマスクとして絶縁膜１３を３０００Å等
方性エッチングを行なう。次いで、図２（ｃ）に示すよ
うに、異方性エッチングにて、絶縁膜１３の残り７００
０Åをエッチングする。この後に、レジストパターン１
４を除去し、図２（ｄ）に示すように、第２層配線（５
０００Å）１５を形成する。ここで等方性エッチングに
はウェットエッチング、異方性エッチングにはドライエ
ッチングを用いるのが一般的である。
パターン１４をマスクとして絶縁膜１３を３０００Å等
方性エッチングを行なう。次いで、図２（ｃ）に示すよ
うに、異方性エッチングにて、絶縁膜１３の残り７００
０Åをエッチングする。この後に、レジストパターン１
４を除去し、図２（ｄ）に示すように、第２層配線（５
０００Å）１５を形成する。ここで等方性エッチングに
はウェットエッチング、異方性エッチングにはドライエ
ッチングを用いるのが一般的である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術においては、 図２（ｂ）において、レジストパターンが垂れ下が
り、マスクの寸法が狂ってしまい、異方性エッチングを
行なう際に、設計寸法通りのコンタクトホール開孔がで
きないことがある。
た従来技術においては、 図２（ｂ）において、レジストパターンが垂れ下が
り、マスクの寸法が狂ってしまい、異方性エッチングを
行なう際に、設計寸法通りのコンタクトホール開孔がで
きないことがある。
【０００６】 コンタクトホールの内部における第２
層配線のステップカバレージが十分でなく、第１層配線
と第２層配線の導通が得られなかったり、第２層配線が
断線したりする。といった問題があり、配線の信頼性が
低下する原因となる。本発明は、以上述べた設計寸法通
りのコンタクトホール開孔ができない、上層配線のステ
ップカバレージが十分でなく、配線の信頼性が低下する
といった問題点を除去するために、層間絶縁膜の上層に
エッチングレートの遅い層を設け、等方性エッチング、
異方性エッチングを行なうことで、コンタクトホールの
壁に角度をつけることにより、層間絶縁膜とその上に形
成される上層のエッチングレートの差によって寸法制御
の良い、コンタクトホールを形成することができ、しか
もコンタクトホールに角度がつくことによって、上層配
線のステップカバレージが向上し、よって、配線の信頼
性の向上を図り得る半導体素子のコンタクトホールの形
成方法を提供することを目的とする。
層配線のステップカバレージが十分でなく、第１層配線
と第２層配線の導通が得られなかったり、第２層配線が
断線したりする。といった問題があり、配線の信頼性が
低下する原因となる。本発明は、以上述べた設計寸法通
りのコンタクトホール開孔ができない、上層配線のステ
ップカバレージが十分でなく、配線の信頼性が低下する
といった問題点を除去するために、層間絶縁膜の上層に
エッチングレートの遅い層を設け、等方性エッチング、
異方性エッチングを行なうことで、コンタクトホールの
壁に角度をつけることにより、層間絶縁膜とその上に形
成される上層のエッチングレートの差によって寸法制御
の良い、コンタクトホールを形成することができ、しか
もコンタクトホールに角度がつくことによって、上層配
線のステップカバレージが向上し、よって、配線の信頼
性の向上を図り得る半導体素子のコンタクトホールの形
成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子のコンタクトホールの形成方
法において、第１層配線を形成する工程と、層間絶縁膜
を形成する工程と、エッチング速度の遅い上層を形成す
る工程と、レジストパターンを用いて前記上層を等方性
エッチングを行なう工程と、前記レジストパターンを除
去した後に全面的に異方性エッチングを行なう工程とを
順次施すようにしたものである。
成するために、半導体素子のコンタクトホールの形成方
法において、第１層配線を形成する工程と、層間絶縁膜
を形成する工程と、エッチング速度の遅い上層を形成す
る工程と、レジストパターンを用いて前記上層を等方性
エッチングを行なう工程と、前記レジストパターンを除
去した後に全面的に異方性エッチングを行なう工程とを
順次施すようにしたものである。
【０００８】また、第１層配線を形成する工程と、熱処
理によりリフローする層間絶縁膜を形成する工程と、エ
ッチング速度の遅い上層を形成する工程と、レジストパ
ターンを用いて前記上層を等方性エッチングを行なう工
程と、前記レジストパターンを除去した後に、全面的に
異方性エッチングを行なう工程と、前記層間絶縁膜を熱
処理によってリフローし、スルーホールのエッジ形状を
滑らかにする工程とを順次施すようにしたものである。
理によりリフローする層間絶縁膜を形成する工程と、エ
ッチング速度の遅い上層を形成する工程と、レジストパ
ターンを用いて前記上層を等方性エッチングを行なう工
程と、前記レジストパターンを除去した後に、全面的に
異方性エッチングを行なう工程と、前記層間絶縁膜を熱
処理によってリフローし、スルーホールのエッジ形状を
滑らかにする工程とを順次施すようにしたものである。
【０００９】
【作用】本発明によれば、半導体素子のコンタクトホー
ルの形成方法において、層間絶縁膜を形成した後に、エ
ッチングレートの遅い上層を形成する。その上層をレジ
ストパターンを用いて等方性エッチングした後に、異方
性エッチングで全面的にエッチングすることにより、コ
ンタクトホールの内壁に角度を形成し、コンタクトホー
ルが寸法制御よく形成できる。また、ステップカバレー
ジが改善され、配線の信頼性の向上を図ることができ
る。
ルの形成方法において、層間絶縁膜を形成した後に、エ
ッチングレートの遅い上層を形成する。その上層をレジ
ストパターンを用いて等方性エッチングした後に、異方
性エッチングで全面的にエッチングすることにより、コ
ンタクトホールの内壁に角度を形成し、コンタクトホー
ルが寸法制御よく形成できる。また、ステップカバレー
ジが改善され、配線の信頼性の向上を図ることができ
る。
【００１０】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体素子のコンタクトホールの形成工程断面図であ
る。この図において、２１は第１層配線の前工程までを
示し、２２は第１層配線、２３は層間絶縁膜、２４は層
間絶縁膜２３に比べエッチングレートの遅い上層、２５
はレジストパターン、２６は第２層配線を示している。
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体素子のコンタクトホールの形成工程断面図であ
る。この図において、２１は第１層配線の前工程までを
示し、２２は第１層配線、２３は層間絶縁膜、２４は層
間絶縁膜２３に比べエッチングレートの遅い上層、２５
はレジストパターン、２６は第２層配線を示している。
【００１１】以下、図１を用いて第１の実施例について
説明する。まず、図１（ａ）に示すように、第１層配線
（５０００Å）２２、例えばＡｌ合金系配線（または、
タングステン系配線でも多結晶シリコン配線でもよ
い。）を形成し、次に、層間絶縁膜（１００００Å）２
３、例えば、オゾンとＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）によるシリコン酸化膜を形成する。
説明する。まず、図１（ａ）に示すように、第１層配線
（５０００Å）２２、例えばＡｌ合金系配線（または、
タングステン系配線でも多結晶シリコン配線でもよ
い。）を形成し、次に、層間絶縁膜（１００００Å）２
３、例えば、オゾンとＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）によるシリコン酸化膜を形成する。
【００１２】次に、図１（ｂ）に示すように、層間絶縁
膜２３に比べ、ドライエッチングの速度が１／２となる
上層（５０００Å）２４、例えば、プラズマシリコン窒
化膜を形成し、レジストパターン２５を形成する。次
に、図１（ｃ）に示すように、レジストパターン２５を
マスクとして、上層２４を等方性エッチングする。
膜２３に比べ、ドライエッチングの速度が１／２となる
上層（５０００Å）２４、例えば、プラズマシリコン窒
化膜を形成し、レジストパターン２５を形成する。次
に、図１（ｃ）に示すように、レジストパターン２５を
マスクとして、上層２４を等方性エッチングする。
【００１３】次に、図１（ｄ）に示すように、レジスト
パターン２５を除去し、ウエハ全面を異方性エッチング
によってコンタクトホールを形成する。この後、図１
（ｅ）に示すように、第２層配線（５０００Å）２６を
形成する。ここで、コンタクトホールの形成において、
層間絶縁膜及びその上層の膜厚Ａ及びＢは、それぞれの
異方性エッチングの速度ａ及びｂによってＡ／ａ＝Ｂ／
ｂと設定する。また、コンタクトホール内壁の角度を決
定する寸法Ｃは、寸法Ｂと等しくなる。
パターン２５を除去し、ウエハ全面を異方性エッチング
によってコンタクトホールを形成する。この後、図１
（ｅ）に示すように、第２層配線（５０００Å）２６を
形成する。ここで、コンタクトホールの形成において、
層間絶縁膜及びその上層の膜厚Ａ及びＢは、それぞれの
異方性エッチングの速度ａ及びｂによってＡ／ａ＝Ｂ／
ｂと設定する。また、コンタクトホール内壁の角度を決
定する寸法Ｃは、寸法Ｂと等しくなる。
【００１４】図３は本発明の第２の実施例を示す半導体
素子のコンタクトホールの形成工程断面図である。この
図において、３１は第１層配線の前工程までを示し、３
２は第１層配線、例えば、リフロー（加熱して流動させ
る）に耐える多結晶シリコン配線であり、３３は熱処理
によってリフローをする層間絶縁膜、３４は第２層配線
である。
素子のコンタクトホールの形成工程断面図である。この
図において、３１は第１層配線の前工程までを示し、３
２は第１層配線、例えば、リフロー（加熱して流動させ
る）に耐える多結晶シリコン配線であり、３３は熱処理
によってリフローをする層間絶縁膜、３４は第２層配線
である。
【００１５】以下、この図を用いて、第２の実施例につ
いて説明する。図３（ａ）に示すように、第１の実施例
の図１（ａ）から図１（ｄ）工程によって、コンタクト
ホールを形成する。次に、図３（ｂ）に示すように、熱
処理によって、層間絶縁膜３３、例えば、ＢＰＳＧ膜や
ＰＳＧ膜をリフローさせる。
いて説明する。図３（ａ）に示すように、第１の実施例
の図１（ａ）から図１（ｄ）工程によって、コンタクト
ホールを形成する。次に、図３（ｂ）に示すように、熱
処理によって、層間絶縁膜３３、例えば、ＢＰＳＧ膜や
ＰＳＧ膜をリフローさせる。
【００１６】次に、図３（ｃ）に示すように、第２層配
線３４を形成する。ここで、層間絶縁膜３３をリフロー
させることによって、第２層配線３４のカバレージが更
に向上したのは、層間絶縁膜３３のコンタクトホールに
おける角がなくなったためである。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
線３４を形成する。ここで、層間絶縁膜３３をリフロー
させることによって、第２層配線３４のカバレージが更
に向上したのは、層間絶縁膜３３のコンタクトホールに
おける角がなくなったためである。なお、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、層間絶縁膜を形成した後に、これよりエッチン
グ速度の遅い上層を形成し、レジストパターンを用い
て、この上層を等方性エッチングを行なった後に、全面
的に異方性エッチングを行なって、コンタクトホールを
形成するようにしたので、 層間絶縁膜とその上層のエッチング速度の差を利用
するため、寸法制御の良いコンタクトホール形成ができ
る。
よれば、層間絶縁膜を形成した後に、これよりエッチン
グ速度の遅い上層を形成し、レジストパターンを用い
て、この上層を等方性エッチングを行なった後に、全面
的に異方性エッチングを行なって、コンタクトホールを
形成するようにしたので、 層間絶縁膜とその上層のエッチング速度の差を利用
するため、寸法制御の良いコンタクトホール形成ができ
る。
【００１８】 コンタクトホールの内壁に角度をつけ
られるので、第２層配線のステップカバレージが向上す
る。また、その工程で熱処理ができる場合、リフローす
る層間絶縁膜を用いれば、 層間絶縁膜のリフローによって、更に第２層配線の
ステップカバレージが向上する。
られるので、第２層配線のステップカバレージが向上す
る。また、その工程で熱処理ができる場合、リフローす
る層間絶縁膜を用いれば、 層間絶縁膜のリフローによって、更に第２層配線の
ステップカバレージが向上する。
【００１９】といった効果により、配線の信頼性の向上
を図ることができる。
を図ることができる。
【図１】本発明の第１の実施例を示す半導体素子のコン
タクトホールの形成工程断面図である。
タクトホールの形成工程断面図である。
【図２】従来の半導体素子のコンタクトホール形成工程
断面図である。
断面図である。
【図３】本発明の第２の実施例を示す半導体素子のコン
タクトホールの形成工程断面図である。
タクトホールの形成工程断面図である。
２２，３２ 第１層配線 ２３，３３ 層間絶縁膜 ２４ 層間絶縁膜２３に比べエッチングレートの遅い
上層（プラズマシリコン窒化膜） ２５ レジストパターン ２６，３４ 第２層配線
上層（プラズマシリコン窒化膜） ２５ レジストパターン ２６，３４ 第２層配線
Claims (2)
- 【請求項１】 多層配線を行なう半導体素子のコンタク
トホールの形成方法において、 （ａ）第１層配線を形成する工程と、 （ｂ）層間絶縁膜を形成する工程と、 （ｃ）エッチング速度の遅い上層を形成する工程と、 （ｄ）レジストパターンを用いて前記上層を等方性エッ
チングを行なう工程と、 （ｅ）前記レジストパターンを除去した後に全面的に異
方性エッチングを行なう工程とを順次施すことを特徴と
する半導体素子のコンタクトホールの形成方法。 - 【請求項２】（ａ）第１層配線を形成する工程と、 （ｂ）熱処理によりリフローする層間絶縁膜を形成する
工程と、 （ｃ）エッチング速度の遅い上層を形成する工程と、 （ｄ）レジストパターンを用いて前記上層を等方性エッ
チングを行なう工程と、 （ｅ）前記レジストパターンを除去した後に全面的に異
方性エッチングを行なう工程と、 （ｆ）前記層間絶縁膜を熱処理によってリフローし、ス
ルーホールのエッジ形状を滑らかにする工程とを順次施
すことを特徴とする半導体素子のコンタクトホールの形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9931292A JPH05299520A (ja) | 1992-04-20 | 1992-04-20 | 半導体素子のコンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9931292A JPH05299520A (ja) | 1992-04-20 | 1992-04-20 | 半導体素子のコンタクトホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299520A true JPH05299520A (ja) | 1993-11-12 |
Family
ID=14244125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9931292A Withdrawn JPH05299520A (ja) | 1992-04-20 | 1992-04-20 | 半導体素子のコンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459849B2 (en) | 2000-09-18 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
-
1992
- 1992-04-20 JP JP9931292A patent/JPH05299520A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459849B2 (en) | 2000-09-18 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
| US7514868B2 (en) | 2000-09-18 | 2009-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
| US8044588B2 (en) | 2000-09-18 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
| US8421352B2 (en) | 2000-09-18 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US9263503B2 (en) | 2000-09-18 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the display device |
| JP2018085352A (ja) * | 2000-09-18 | 2018-05-31 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型発光装置 |
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| A300 | Withdrawal of application because of no request for examination |
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