JPH05299570A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05299570A JPH05299570A JP4103245A JP10324592A JPH05299570A JP H05299570 A JPH05299570 A JP H05299570A JP 4103245 A JP4103245 A JP 4103245A JP 10324592 A JP10324592 A JP 10324592A JP H05299570 A JPH05299570 A JP H05299570A
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- transmission line
- signal transmission
- semiconductor element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】本発明は、マイクロ波通信等に用いられる高周
波増幅器を備えた半導体装置に関し、コンデンサの取付
けマージンを小さくし、しかも信号伝送線路の劣化を防
止することを目的とする。 【構成】基台１の上に取付けられた絶縁性の枠体２と、
前記枠体２に囲まれた領域の前記基台１の上に搭載され
る半導体素子10と、前記枠体２の両側部に形成され、か
つ前記半導体素子10に接続される導電性パターン４、５
と、一端が前記導電性パターン４、５の外縁部に接続さ
れ、他端が外部の信号伝送線路に繋げられる第一のリー
ド８ａ、９ａと、一端が前記導電性パターン４、５の外
縁部に接続され、他端が外部のコンデンサＣ0 に導通さ
れる第二のリード８ｂ、９ｂとを含み構成する。
波増幅器を備えた半導体装置に関し、コンデンサの取付
けマージンを小さくし、しかも信号伝送線路の劣化を防
止することを目的とする。 【構成】基台１の上に取付けられた絶縁性の枠体２と、
前記枠体２に囲まれた領域の前記基台１の上に搭載され
る半導体素子10と、前記枠体２の両側部に形成され、か
つ前記半導体素子10に接続される導電性パターン４、５
と、一端が前記導電性パターン４、５の外縁部に接続さ
れ、他端が外部の信号伝送線路に繋げられる第一のリー
ド８ａ、９ａと、一端が前記導電性パターン４、５の外
縁部に接続され、他端が外部のコンデンサＣ0 に導通さ
れる第二のリード８ｂ、９ｂとを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、マイクロ波通信等に用いられる高周波増幅
器を備えた半導体装置に関する。
り詳しくは、マイクロ波通信等に用いられる高周波増幅
器を備えた半導体装置に関する。
【０００２】近年、マイクロ波通信の発展に伴って、高
周波増幅器の小型化が要求されている。
周波増幅器の小型化が要求されている。
【０００３】
【従来の技術】高周波増幅器においては、半導体素子と
信号源及び負荷とのインーダンス整合をとるために、キ
ャパシタとインダクタンスよりなる整合回路が設けられ
る。
信号源及び負荷とのインーダンス整合をとるために、キ
ャパシタとインダクタンスよりなる整合回路が設けられ
る。
【０００４】整合回路としては、図３に例示するよう
に、半導体素子（増幅器）収納用のパッケージ３１内に
コンデンサＣ1 を組み込んだものがある。このパッケー
ジ３１は、接地線に接続される金属製の基台３２と、そ
の上に取り付けられるセラミック製の枠体３３と、枠体
３３を覆う蓋体３４とを有しており、枠体３３に囲まれ
た基台３１の中央には半導体素子（増幅器）３５が搭載
され、また、その両側の基台３１上には、誘電体３６を
挟んだ電極３７からなるコンデンサＣ1 が形成されてい
る。
に、半導体素子（増幅器）収納用のパッケージ３１内に
コンデンサＣ1 を組み込んだものがある。このパッケー
ジ３１は、接地線に接続される金属製の基台３２と、そ
の上に取り付けられるセラミック製の枠体３３と、枠体
３３を覆う蓋体３４とを有しており、枠体３３に囲まれ
た基台３１の中央には半導体素子（増幅器）３５が搭載
され、また、その両側の基台３１上には、誘電体３６を
挟んだ電極３７からなるコンデンサＣ1 が形成されてい
る。
【０００５】そして、半導体素子３５の端子は、コンデ
ンサＣ1 の電極３７を介して枠体３３の入出力端子とな
るリード３８ａ，３８ｂに接続され、そのリード３８
ａ，３８ｂは、図３(b) に示すように、配線基板３９上
の信号伝送線路Ｌ1 に半田付けされている（図３(b))。
また、半導体素子３５を構成するＦＥＴのゲートは一方
の端子３８に接続され、ドレインは他方の端子３９に接
続され、ソースは基台３１を介して接地線GND に繋がっ
ている。
ンサＣ1 の電極３７を介して枠体３３の入出力端子とな
るリード３８ａ，３８ｂに接続され、そのリード３８
ａ，３８ｂは、図３(b) に示すように、配線基板３９上
の信号伝送線路Ｌ1 に半田付けされている（図３(b))。
また、半導体素子３５を構成するＦＥＴのゲートは一方
の端子３８に接続され、ドレインは他方の端子３９に接
続され、ソースは基台３１を介して接地線GND に繋がっ
ている。
【０００６】しかしながら、キャパシタＣ1 をパッケー
ジ３０内に収容するタイプのものでは、半導体素子３５
のインピーダンスがばらついたり、半導体素子３５がパ
ッケージ３０に収められた半導体装置を多段接続するこ
とにより電源又は負荷のインーダンスが変わったり、或
いは、使用する周波数を変えたりする場合等には、完全
な整合がとれなくなるために半導体素子３５の本来の特
性が十分に得られないという問題が生じる。
ジ３０内に収容するタイプのものでは、半導体素子３５
のインピーダンスがばらついたり、半導体素子３５がパ
ッケージ３０に収められた半導体装置を多段接続するこ
とにより電源又は負荷のインーダンスが変わったり、或
いは、使用する周波数を変えたりする場合等には、完全
な整合がとれなくなるために半導体素子３５の本来の特
性が十分に得られないという問題が生じる。
【０００７】そこで、図４に示すように、インーダンス
整合用のコンデンサをパッケージの外部に設けるものが
提案されている。この半導体装置４０は、金属製基台４
１上のセラミック製枠体４２内に収容された半導体素子
４３の両側にセラミック基板４４を形成し、そのセラミ
ック基板４４上に形成されたＴ字形の導電膜４５を中継
して半導体素子４３をリード４６ａ，４６ｂに接続する
ものであり、半導体装置４０のリード４６ａ，４６ｂの
外端にコンデンサＣ2 を取り付けるようにしている。
整合用のコンデンサをパッケージの外部に設けるものが
提案されている。この半導体装置４０は、金属製基台４
１上のセラミック製枠体４２内に収容された半導体素子
４３の両側にセラミック基板４４を形成し、そのセラミ
ック基板４４上に形成されたＴ字形の導電膜４５を中継
して半導体素子４３をリード４６ａ，４６ｂに接続する
ものであり、半導体装置４０のリード４６ａ，４６ｂの
外端にコンデンサＣ2 を取り付けるようにしている。
【０００８】具体的には、図４(b) に示すように、半導
体装置４０のリード４６ａ，４６ｂを配線基板４７上の
信号伝送線路パターンＬ2 に半田付けするとともに、信
号伝送線路パターンＬ2 と接地線GND の間にインピーダ
ンス整合用のコンデンサＣ2を半田などで接続する。な
お、符号４８は、枠体４２の蓋体を示している。
体装置４０のリード４６ａ，４６ｂを配線基板４７上の
信号伝送線路パターンＬ2 に半田付けするとともに、信
号伝送線路パターンＬ2 と接地線GND の間にインピーダ
ンス整合用のコンデンサＣ2を半田などで接続する。な
お、符号４８は、枠体４２の蓋体を示している。
【０００９】
【発明が解決しようとする課題】しかし、コンデンサＣ
2 を取付ける場合に、パッケージ４０のリード４６ａ，
４６ｂを接続しているロウ材が溶けてリード４６ａ，４
６ｂと信号伝送線路の接続が不良になることを防止する
ために、リード４６ａ，４６ｂから離れた位置にコンデ
ンサＣ2 を取付けることになり、無駄な取付けスペース
が生じてしまう。
2 を取付ける場合に、パッケージ４０のリード４６ａ，
４６ｂを接続しているロウ材が溶けてリード４６ａ，４
６ｂと信号伝送線路の接続が不良になることを防止する
ために、リード４６ａ，４６ｂから離れた位置にコンデ
ンサＣ2 を取付けることになり、無駄な取付けスペース
が生じてしまう。
【００１０】また、最適な容量値を探す場合には、容量
が異なるコンデンサを信号伝送線路Ｌ2 に接続させたり
離脱させる作業を繰り返すために、信号伝送線路Ｌ2 の
表面が劣化して損失が増加するなどの問題があった。
が異なるコンデンサを信号伝送線路Ｌ2 に接続させたり
離脱させる作業を繰り返すために、信号伝送線路Ｌ2 の
表面が劣化して損失が増加するなどの問題があった。
【００１１】本発明はこのような問題に鑑みてなされた
ものであって、コンデンサの取付けマージンを小さく
し、しかも信号伝送線路の劣化を防止できる半導体装置
を提供することを目的とする。
ものであって、コンデンサの取付けマージンを小さく
し、しかも信号伝送線路の劣化を防止できる半導体装置
を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記した課題は、図１に
例示するように、基台１の上に取付けられた絶縁性の枠
体２と、前記枠体２に囲まれた領域の前記基台１の上に
搭載される半導体素子10と、前記枠体２の両側部に形成
され、かつ前記半導体素子10に接続される導電性パター
ン４、５と、一端が前記導電性パターン４、５の外縁部
に接続され、他端が外部の信号伝送線路に繋げられる第
一のリード８ａ、９ａと、一端が前記導電性パターン
４、５の外縁部に接続され、他端が外部のコンデンサＣ
0 に導通される第二のリード８ｂ、９ｂとを有すること
を特徴とする半導体装置によって達成する。
例示するように、基台１の上に取付けられた絶縁性の枠
体２と、前記枠体２に囲まれた領域の前記基台１の上に
搭載される半導体素子10と、前記枠体２の両側部に形成
され、かつ前記半導体素子10に接続される導電性パター
ン４、５と、一端が前記導電性パターン４、５の外縁部
に接続され、他端が外部の信号伝送線路に繋げられる第
一のリード８ａ、９ａと、一端が前記導電性パターン
４、５の外縁部に接続され、他端が外部のコンデンサＣ
0 に導通される第二のリード８ｂ、９ｂとを有すること
を特徴とする半導体装置によって達成する。
【００１３】
【作 用】本発明によれば、外部の信号伝送線路に接続
されるリード８ａ，９ａと並列に第二のリード８ｂ、９
ｂを設け、ここに直接又は導電膜を介して外部のコンデ
ンサＣ0 を接続するようにしている。
されるリード８ａ，９ａと並列に第二のリード８ｂ、９
ｂを設け、ここに直接又は導電膜を介して外部のコンデ
ンサＣ0 を接続するようにしている。
【００１４】このため、半導体素子１０および信号源、
負荷のインピーダンスの変化や、使用周波数の変化に応
じてコンデンサＣ0 を取換える際に、ロウ材を溶融する
ための熱は信号伝送線路に伝達しないので、信号伝送線
路の劣化が防止され、損失が増加せず、半導体装置の本
来の性能向上に寄与する。
負荷のインピーダンスの変化や、使用周波数の変化に応
じてコンデンサＣ0 を取換える際に、ロウ材を溶融する
ための熱は信号伝送線路に伝達しないので、信号伝送線
路の劣化が防止され、損失が増加せず、半導体装置の本
来の性能向上に寄与する。
【００１５】また、半導体装置に近いところにコンデン
サＣ0 を接続することが可能になるため、取付けマージ
ンが小さくなり、半導体装置装着用基板の無駄なスペー
スを減らして小型化が促進される。
サＣ0 を接続することが可能になるため、取付けマージ
ンが小さくなり、半導体装置装着用基板の無駄なスペー
スを減らして小型化が促進される。
【００１６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１(a) は、本発明の一実施例装置を示
す平面図、図１(b) は、その部分拡大平面図、図１(c),
(d) は、同図(b) のＸ−Ｘ線、Ｙ−Ｙ線の断面図であ
る。
いて説明する。図１(a) は、本発明の一実施例装置を示
す平面図、図１(b) は、その部分拡大平面図、図１(c),
(d) は、同図(b) のＸ−Ｘ線、Ｙ−Ｙ線の断面図であ
る。
【００１７】図において符号１は、CuW 等の金属よりな
る基台で、その上には、セラミック製の枠体２が取付け
られ、この枠体２には、コバール(kovar) などの金属材
よりなる蓋体３が被せられている。
る基台で、その上には、セラミック製の枠体２が取付け
られ、この枠体２には、コバール(kovar) などの金属材
よりなる蓋体３が被せられている。
【００１８】また、枠体２のうち両側部の中間層には金
の配線パターン４、５が挟まれて形成されている。これ
らの配線パターン４、５は、枠体２の内縁から外縁にか
けて２つに分岐された形状をしており、その内縁部４
ａ、５ａ及び外縁部４ｂ，４ｃ，５ｂ，５ｃは枠体上層
部２ａの窓６ａ〜ｃ、７ａ〜ｃから露出してマイクロス
トリップ線路となり、その他の領域はストリップ線路を
構成している。
の配線パターン４、５が挟まれて形成されている。これ
らの配線パターン４、５は、枠体２の内縁から外縁にか
けて２つに分岐された形状をしており、その内縁部４
ａ、５ａ及び外縁部４ｂ，４ｃ，５ｂ，５ｃは枠体上層
部２ａの窓６ａ〜ｃ、７ａ〜ｃから露出してマイクロス
トリップ線路となり、その他の領域はストリップ線路を
構成している。
【００１９】そして、配線パターン４，５の外縁部４
ｂ，４ｃ、５ｂ，５ｃにはそれぞれ２つのリード８ａ，
８ｂ、９ａ，９ｂが接続されている。このうち、一側の
配線パターン４に繋がる一方のリード８ａは入力端子と
なり、他方のリード８ｂにはコンデンサが繋げられる。
また、別の配線パターン５上の一方のリード９ａは出力
端子であり、他方のリード９ｂにはコンデンサが接続さ
れる。
ｂ，４ｃ、５ｂ，５ｃにはそれぞれ２つのリード８ａ，
８ｂ、９ａ，９ｂが接続されている。このうち、一側の
配線パターン４に繋がる一方のリード８ａは入力端子と
なり、他方のリード８ｂにはコンデンサが繋げられる。
また、別の配線パターン５上の一方のリード９ａは出力
端子であり、他方のリード９ｂにはコンデンサが接続さ
れる。
【００２０】１０は、枠体２に囲まれた基台１の中央に
取付けられたＦＥＴよりなる半導体素子で、その両側方
の基台１上にはセラミック等の誘電体基板１１が形成さ
れ、この誘電体基板１１の上には、半導体素子１０のゲ
ート端子ｇとドレイン端子ｄに沿って導電性薄膜１２、
１３がそれぞれ形成されている。そして、ゲート端子ｇ
と入力側の導電性薄膜１２、およびドレイン端子ｄと出
力側の導電性薄膜１３は、それぞれ金線１４を介して接
続されている。また、それらの導電性薄膜１２、１３
は、外方に向けて延在する非直線部１２ａ、１３ａを有
し、それらの外端部は、金線１５を介して枠体２上の配
線パターン４、５の内縁部４ａ、５ａに接続されてい
る。
取付けられたＦＥＴよりなる半導体素子で、その両側方
の基台１上にはセラミック等の誘電体基板１１が形成さ
れ、この誘電体基板１１の上には、半導体素子１０のゲ
ート端子ｇとドレイン端子ｄに沿って導電性薄膜１２、
１３がそれぞれ形成されている。そして、ゲート端子ｇ
と入力側の導電性薄膜１２、およびドレイン端子ｄと出
力側の導電性薄膜１３は、それぞれ金線１４を介して接
続されている。また、それらの導電性薄膜１２、１３
は、外方に向けて延在する非直線部１２ａ、１３ａを有
し、それらの外端部は、金線１５を介して枠体２上の配
線パターン４、５の内縁部４ａ、５ａに接続されてい
る。
【００２１】なお、図中符号１６は、基台１の両端部に
形成されたビス止め用の凹部を示している。次に、上記
した実施例の作用を図２に基づいて説明する。
形成されたビス止め用の凹部を示している。次に、上記
した実施例の作用を図２に基づいて説明する。
【００２２】図２において、符号２０は、上述した半導
体装置の基台１を収納する窪み２１を有する放熱板で、
その両側方には、絶縁性の配線用基板１９が形成され、
それぞれには信号伝送線路パターン２２，２３と接地パ
ターン２４，２５が形成され、また、それらの間であっ
て窪み２１の近傍には中継用電極２６，２７が形成され
ている。
体装置の基台１を収納する窪み２１を有する放熱板で、
その両側方には、絶縁性の配線用基板１９が形成され、
それぞれには信号伝送線路パターン２２，２３と接地パ
ターン２４，２５が形成され、また、それらの間であっ
て窪み２１の近傍には中継用電極２６，２７が形成され
ている。
【００２３】まず、基台１を窪み２１に嵌め込むととも
に上記半導体装置の両側の２つのリード８ａ，８ｂ、９
ａ，９ｂを信号伝送線路パターン２２，２３と中継用電
極２６，２７の上に設置し、この状態で、基台１の両端
をビス止めして固定するとともに、各リード８ａ，８
ｂ、９ａ，９ｂを半田等のロウ材によってその下の信号
伝送線路パターン２２、２３及び中継用電極２６、２７
に接続する。
に上記半導体装置の両側の２つのリード８ａ，８ｂ、９
ａ，９ｂを信号伝送線路パターン２２，２３と中継用電
極２６，２７の上に設置し、この状態で、基台１の両端
をビス止めして固定するとともに、各リード８ａ，８
ｂ、９ａ，９ｂを半田等のロウ材によってその下の信号
伝送線路パターン２２、２３及び中継用電極２６、２７
に接続する。
【００２４】そして、インピーダンス整合素子としてコ
ンデンサを接続する場合には、図２(b) に示すように、
ロウ材によりコンデンサＣ0 の２つの端子を中継用電極
２６，２７と接地パターン２４，２５に接続することに
なる。
ンデンサを接続する場合には、図２(b) に示すように、
ロウ材によりコンデンサＣ0 の２つの端子を中継用電極
２６，２７と接地パターン２４，２５に接続することに
なる。
【００２５】したがって、コンデンサＣ0 を接続する際
には信号伝送線路パターン２２，２３は加熱されないの
で、その上のロウ材が溶けて劣化したりリード８ａ、９
ｂの接続が不良になる事態は回避される。
には信号伝送線路パターン２２，２３は加熱されないの
で、その上のロウ材が溶けて劣化したりリード８ａ、９
ｂの接続が不良になる事態は回避される。
【００２６】さらに、コンデンサＣ0 の取付け位置は、
中継用電極２６，２７のうちパッケージに近い部分に寄
せて取付けることができ、これにより無駄なスペースが
少なくなる。この場合、半導体素子１０とコンデンサＣ
0 との距離が従来装置に比べて短くなるが、基台１上の
導電性薄膜１２，１３の非直線部１２ａ、１３ａの折れ
曲がりによる距離を長くすれば、その分だけストリップ
ラインが増加するので、コンデンサＣ0 と半導体素子１
０との間の電気長が長くなる。
中継用電極２６，２７のうちパッケージに近い部分に寄
せて取付けることができ、これにより無駄なスペースが
少なくなる。この場合、半導体素子１０とコンデンサＣ
0 との距離が従来装置に比べて短くなるが、基台１上の
導電性薄膜１２，１３の非直線部１２ａ、１３ａの折れ
曲がりによる距離を長くすれば、その分だけストリップ
ラインが増加するので、コンデンサＣ0 と半導体素子１
０との間の電気長が長くなる。
【００２７】以上により、半導体素子１０及び信号源、
負荷のインーダンスの変化や使用周波数の変化に応じて
コンデンサＣ0 を交換する場合に、信号伝送線路パター
ン２２，２３の表面が劣化することはなく、信号伝送線
路の損失が増加することはない。
負荷のインーダンスの変化や使用周波数の変化に応じて
コンデンサＣ0 を交換する場合に、信号伝送線路パター
ン２２，２３の表面が劣化することはなく、信号伝送線
路の損失が増加することはない。
【００２８】なお、コンデンサＣ0 は、中継用電極２
５、２６の上に接続してもよいし、リード８ｂ，９ｂの
上に直に接続してもよい。また、コンデンサＣ0 を取り
付ける際の加熱が配線パターン４、５を介して信号伝送
線路パターン２２、２３に伝わるおそれがある場合に
は、リード８ａ，８ｂ（９ａ，９ｂ）間の間隔を広げれ
ばよい。
５、２６の上に接続してもよいし、リード８ｂ，９ｂの
上に直に接続してもよい。また、コンデンサＣ0 を取り
付ける際の加熱が配線パターン４、５を介して信号伝送
線路パターン２２、２３に伝わるおそれがある場合に
は、リード８ａ，８ｂ（９ａ，９ｂ）間の間隔を広げれ
ばよい。
【００２９】
【発明の効果】以上述べたように本発明によれば、外部
の信号伝送線路に接続されるリードと並列に第二のリー
ドを設け、ここに直接又は導電膜を介して外部のコンデ
ンサを接続するようにしたので、半導体素子および信号
源、負荷のインピーダンスの変化や、使用周波数の変化
に応じてコンデンサを取換える際に、ロウ材を溶融する
ための熱は信号伝送線路に伝達せず、信号伝送線路の劣
化が防止され、半導体装置の本来の性能向上に寄与す
る。
の信号伝送線路に接続されるリードと並列に第二のリー
ドを設け、ここに直接又は導電膜を介して外部のコンデ
ンサを接続するようにしたので、半導体素子および信号
源、負荷のインピーダンスの変化や、使用周波数の変化
に応じてコンデンサを取換える際に、ロウ材を溶融する
ための熱は信号伝送線路に伝達せず、信号伝送線路の劣
化が防止され、半導体装置の本来の性能向上に寄与す
る。
【００３０】しかも、半導体装置に近いところにコンデ
ンサを接続して取付けマージンを小さくすることがで
き、半導体装置装着用基板の無駄なスペースを減らして
小型化が図れる。
ンサを接続して取付けマージンを小さくすることがで
き、半導体装置装着用基板の無駄なスペースを減らして
小型化が図れる。
【図１】本発明の一実施例を示す平面図、部分拡大平面
図及び部分拡大断面図である。
図及び部分拡大断面図である。
【図２】本発明の一実施例の作用を示す平面図である。
【図３】従来の第１例を示す平面図である。
【図４】従来の第２例を示す平面図である。
１ 基台 ２ 枠体 ３ 蓋体 ４、５ 配線パターン（導電性パターン） ４ａ、５ａ 内縁部 ４ｂ、４ｃ、５ｂ、５ｃ 外縁部 ６ａ〜６ｃ 窓 ７ａ〜７ｃ 窓 ８ａ、８ｂ リード ９ａ、９ｂ リード １０ 半導体素子 １１ 絶縁膜 １２、１３ 導電性薄膜
Claims (1)
- 【請求項１】基台（１）の上に取付けられた絶縁性の枠
体（２）と、 前記枠体（２）に囲まれた領域の前記基台（１）の上に
搭載される半導体素子（10）と、 前記枠体（２）の両側部に形成され、かつ前記半導体素
子（10）に接続される導電性パターン（４、５）と、 一端が前記導電性パターン（４、５）の外縁部に接続さ
れ、他端が外部の信号伝送線路に繋げられる第一のリー
ド（８ａ、９ａ）と、 一端が前記導電性パターン（４、５）の外縁部に接続さ
れ、他端が外部のコンデンサ（Ｃ0 ）に導通される第二
のリード（８ｂ、９ｂ）とを有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103245A JPH05299570A (ja) | 1992-04-22 | 1992-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103245A JPH05299570A (ja) | 1992-04-22 | 1992-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299570A true JPH05299570A (ja) | 1993-11-12 |
Family
ID=14349060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103245A Withdrawn JPH05299570A (ja) | 1992-04-22 | 1992-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299570A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304615A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | 高周波複合部品 |
| JP2017228684A (ja) * | 2016-06-23 | 2017-12-28 | 株式会社東芝 | 高周波半導体用パッケージ |
-
1992
- 1992-04-22 JP JP4103245A patent/JPH05299570A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304615A (ja) * | 2003-03-31 | 2004-10-28 | Tdk Corp | 高周波複合部品 |
| JP2017228684A (ja) * | 2016-06-23 | 2017-12-28 | 株式会社東芝 | 高周波半導体用パッケージ |
| US10224291B2 (en) | 2016-06-23 | 2019-03-05 | Kabushiki Kaisha Toshiba | Semiconductor device package with strip line structure and high frequency semiconductor device thereof |
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