JPH05299645A - Ｍｏｓ補助サイリスタ - Google Patents
Ｍｏｓ補助サイリスタInfo
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- JPH05299645A JPH05299645A JP12996592A JP12996592A JPH05299645A JP H05299645 A JPH05299645 A JP H05299645A JP 12996592 A JP12996592 A JP 12996592A JP 12996592 A JP12996592 A JP 12996592A JP H05299645 A JPH05299645 A JP H05299645A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明の目的は、ＭＯＳキャパシタによって
ｎカソードエミッタ領域が実質的に広く形成されかつＭ
ＯＳ補助チャネルによってチャネル数が実質的に増大さ
れたターン・オン性能の向上したＭＯＳ補助サイリスタ
を提供することにある。 【構成】 本発明は、ＭＯＳ制御サイリスタの一種であ
って、ｐチャネルＭＯＳＦＥＴ及び等価的なｎチャネル
ＭＯＳＦＥＴを共通ゲートにて形成しかつ主サイリスタ
がベース抵抗効果もしくはＪＦＥＴ効果或いは静電誘導
効果にて動作しうるチャネル構造を有するとともに、ゲ
ート電極に対してオン制御信号電圧が印加されて前記ゲ
ート領域６のｎＭＯＳチャネル界面６′に生ずる反転層
１１によって複数のカソード領域もしくは複数のカソー
ド領域８と同一導電型の層が互いに電気的に結合され実
質的に広いｎエミッタカソード領域が形成され、更にｎ
ＭＯＳチャネル１２近傍にｎＭＯＳ補助チャネル領域１
２′を有することを特徴とする、ＭＯＳ補助サイリスタ
としての構成を有する。
ｎカソードエミッタ領域が実質的に広く形成されかつＭ
ＯＳ補助チャネルによってチャネル数が実質的に増大さ
れたターン・オン性能の向上したＭＯＳ補助サイリスタ
を提供することにある。 【構成】 本発明は、ＭＯＳ制御サイリスタの一種であ
って、ｐチャネルＭＯＳＦＥＴ及び等価的なｎチャネル
ＭＯＳＦＥＴを共通ゲートにて形成しかつ主サイリスタ
がベース抵抗効果もしくはＪＦＥＴ効果或いは静電誘導
効果にて動作しうるチャネル構造を有するとともに、ゲ
ート電極に対してオン制御信号電圧が印加されて前記ゲ
ート領域６のｎＭＯＳチャネル界面６′に生ずる反転層
１１によって複数のカソード領域もしくは複数のカソー
ド領域８と同一導電型の層が互いに電気的に結合され実
質的に広いｎエミッタカソード領域が形成され、更にｎ
ＭＯＳチャネル１２近傍にｎＭＯＳ補助チャネル領域１
２′を有することを特徴とする、ＭＯＳ補助サイリスタ
としての構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子に関
し、特にＭＯＳ制御サイリスタにおいて、ｐチャネルＭ
ＯＳＦＥＴ及び等価的なｎチャネルＭＯＳＦＥＴを共通
ゲートにて形成しかつ主サイリスタがベース抵抗効果も
しくはＪＦＥＴ効果或いは静電誘導効果にて動作しうる
チャネル構造を有するとともに、ゲート電極に対してオ
ン制御信号電圧が印加されて前記ゲート領域のｎＭＯＳ
チャネル界面に生ずる反転層によって複数のカソード領
域もしくは複数のカソード領域と同一導電型の層が互い
に電気的に結合され実質的に広いｎエミッタカソード領
域が形成され、更にｎＭＯＳチャネル近傍にｎＭＯＳ補
助チャネル領域を有することを特徴とする、ＭＯＳ補助
サイリスタに関する。
し、特にＭＯＳ制御サイリスタにおいて、ｐチャネルＭ
ＯＳＦＥＴ及び等価的なｎチャネルＭＯＳＦＥＴを共通
ゲートにて形成しかつ主サイリスタがベース抵抗効果も
しくはＪＦＥＴ効果或いは静電誘導効果にて動作しうる
チャネル構造を有するとともに、ゲート電極に対してオ
ン制御信号電圧が印加されて前記ゲート領域のｎＭＯＳ
チャネル界面に生ずる反転層によって複数のカソード領
域もしくは複数のカソード領域と同一導電型の層が互い
に電気的に結合され実質的に広いｎエミッタカソード領
域が形成され、更にｎＭＯＳチャネル近傍にｎＭＯＳ補
助チャネル領域を有することを特徴とする、ＭＯＳ補助
サイリスタに関する。
【０００２】
【従来の技術】ＭＯＳ制御サイリスタの基本的構造は図
５に図示されている。図５の構造はＧ．Ｅ．社のTemple
により提案された構造である。図５において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、５は
高抵抗層、６はｐベース層、７は同一導電型層、８はカ
ソード領域、９はカソード電極、10はＭＯＳゲート電
極、11は反対導電型層である。11の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ、ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ (8) ｐ(6) ｎ-(5) ｎ+ (3) ｐ
+ (2) からなる主サイリスタはオンオフ制御される構造
となっている。図５の構造ではｐベース層６中に蓄積さ
れたキャリアとしての正孔はＧＴＯのように外部ゲート
に引き出されるのではなくカソード電極９に短絡されて
いる反対導電型層11に対してｐチャネルＭＯＳＦＥＴを
介して短絡される。云わばカソード短絡構造がｐチャネ
ルＭＯＳＦＥＴによってｐベース層６とカソード領域８
との間に実現されている。一方、ｎチャネルＭＯＳＦＥ
Ｔの役割はカソード領域８と同一導電型層７から電子を
第２ベース層として働くｎ- 高抵抗層５にｎＭＯＳＦＥ
Ｔのチャネルを介して注入することによって、主サイリ
スタをターン・オンさせることにある。
５に図示されている。図５の構造はＧ．Ｅ．社のTemple
により提案された構造である。図５において、１はアノ
ード電極、２はアノード領域、３はｎバッファ層、５は
高抵抗層、６はｐベース層、７は同一導電型層、８はカ
ソード領域、９はカソード電極、10はＭＯＳゲート電
極、11は反対導電型層である。11の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ、ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ (8) ｐ(6) ｎ-(5) ｎ+ (3) ｐ
+ (2) からなる主サイリスタはオンオフ制御される構造
となっている。図５の構造ではｐベース層６中に蓄積さ
れたキャリアとしての正孔はＧＴＯのように外部ゲート
に引き出されるのではなくカソード電極９に短絡されて
いる反対導電型層11に対してｐチャネルＭＯＳＦＥＴを
介して短絡される。云わばカソード短絡構造がｐチャネ
ルＭＯＳＦＥＴによってｐベース層６とカソード領域８
との間に実現されている。一方、ｎチャネルＭＯＳＦＥ
Ｔの役割はカソード領域８と同一導電型層７から電子を
第２ベース層として働くｎ- 高抵抗層５にｎＭＯＳＦＥ
Ｔのチャネルを介して注入することによって、主サイリ
スタをターン・オンさせることにある。
【０００３】図５に示した先行技術としてのＭＯＳ制御
サイリスタにおいては主サイリスタは従来の四層構造の
サイリスタもしくはＳＣＲとしての構造を有している。
一方、この主サイリスタ部分を静電誘導サイリスタとし
て構成し、制御素子を絶縁制御とする場合の動作駆動方
法は西沢, 玉蟲, 後沢により特開平１−２７８１１９号
公報 (出願日昭和63年４月30日) に開示され、周辺部を
集積化した場合には絶縁制御（ＭＯＳ−Controlled) 静
電誘導サイリスタと称する旨記載されている。絶縁制御
ＳＩサイリスタはゲートの電流増幅率が高いため、小さ
なゲート信号で動作可能である。ゲートキャパシタのみ
集積化されたＭＯＳ制御ＳＩサイリスタは６００Ｖ−３
Ａ級まで試作され、ゲートキャパシタＣG のみで動作で
きることが、西沢による論文, "SI Thyristors Hold Pr
omise for Improved DC Power Transmission," PCI & M
otor' Con88, Munich, West Germany 1988, June6-8,或
いは西沢, 玉蟲による論文 "Recent Development and F
uture Potential of the Power Static Inductioｎ(SI)
Devices," Proceedings of the Third International
Conference oｎPower Electronics and Variable-Speed
Drives, Vol.291,PP.21-24, July 1988 において開示
されている。
サイリスタにおいては主サイリスタは従来の四層構造の
サイリスタもしくはＳＣＲとしての構造を有している。
一方、この主サイリスタ部分を静電誘導サイリスタとし
て構成し、制御素子を絶縁制御とする場合の動作駆動方
法は西沢, 玉蟲, 後沢により特開平１−２７８１１９号
公報 (出願日昭和63年４月30日) に開示され、周辺部を
集積化した場合には絶縁制御（ＭＯＳ−Controlled) 静
電誘導サイリスタと称する旨記載されている。絶縁制御
ＳＩサイリスタはゲートの電流増幅率が高いため、小さ
なゲート信号で動作可能である。ゲートキャパシタのみ
集積化されたＭＯＳ制御ＳＩサイリスタは６００Ｖ−３
Ａ級まで試作され、ゲートキャパシタＣG のみで動作で
きることが、西沢による論文, "SI Thyristors Hold Pr
omise for Improved DC Power Transmission," PCI & M
otor' Con88, Munich, West Germany 1988, June6-8,或
いは西沢, 玉蟲による論文 "Recent Development and F
uture Potential of the Power Static Inductioｎ(SI)
Devices," Proceedings of the Third International
Conference oｎPower Electronics and Variable-Speed
Drives, Vol.291,PP.21-24, July 1988 において開示
されている。
【０００４】更に、ゲートキャパシタＣG 及び／或いは
ターン・オフ用ｐチャネルＭＯＳトランジスタのみを集
積化するＭＯＳ制御ＳＩサイリスタの構成の一例は西
沢, 鈴木により特開平３−２９２７７０号公報或いは特
開平３−２９２７６９号公報に開示されている。
ターン・オフ用ｐチャネルＭＯＳトランジスタのみを集
積化するＭＯＳ制御ＳＩサイリスタの構成の一例は西
沢, 鈴木により特開平３−２９２７７０号公報或いは特
開平３−２９２７６９号公報に開示されている。
【０００５】しかしながら、静電誘導サイリスタが大電
流容量となった場合には、ゲートキャパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキャパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキャパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキャパシタ容量が大
きい方が、ゲート駆動信号はゲートカソード間に加わり
有利となるが、ゲートカソード間容量ＣGKに比べてゲー
トキャパシタＣG を大きく形成することが難しい。小容
量の場合においては、６００Ｖ−３Ａ級まではゲートキ
ャパシタのみで動作することは既に確認されたことは上
述の通りである。
流容量となった場合には、ゲートキャパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキャパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキャパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキャパシタ容量が大
きい方が、ゲート駆動信号はゲートカソード間に加わり
有利となるが、ゲートカソード間容量ＣGKに比べてゲー
トキャパシタＣG を大きく形成することが難しい。小容
量の場合においては、６００Ｖ−３Ａ級まではゲートキ
ャパシタのみで動作することは既に確認されたことは上
述の通りである。
【０００６】従って、大容量のサイリスタを安定にター
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のdi／
dtに優れ, ターン・オン時間ｔgtが短縮される構造が望
ましい。
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のdi／
dtに優れ, ターン・オン時間ｔgtが短縮される構造が望
ましい。
【０００７】そこで、このようなターン・オン特性の改
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４− 号に
記載されている通りである。
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４− 号に
記載されている通りである。
【０００８】更にｐチャネルＭＯＳＦＥＴとｎチャネル
ＭＯＳＦＥＴをいずれも縦型ＭＯＳＦＥＴとして形成す
る構造例が玉蟲，村岡により特願平４− 号
に「縦型構造のＭＯＳ制御サイリスタ」として開示され
ている通りである。
ＭＯＳＦＥＴをいずれも縦型ＭＯＳＦＥＴとして形成す
る構造例が玉蟲，村岡により特願平４− 号
に「縦型構造のＭＯＳ制御サイリスタ」として開示され
ている通りである。
【０００９】本発明者は、上述の横型構造のＭＯＳ制御
サイリスタもしくは縦型構造のＭＯＳ制御サイリスタの
構造とは別に、サイリスタが大電流容量となった場合
に、サイリスタ全体を均一にターン・オン駆動させると
ともに、導通状態においてもウエハの広い領域にわたっ
て、実質的に均一に導通電流を流しうる構造を考案し
た。即ち、複数のカソード領域をｎＭＯＳチャネル（反
転層）領域を介してオン状態において電気的に共通領域
として結合させることによって、実質的に広いｎエミッ
タカソード領域を形成しうるとともに上記ｎＭＯＳチャ
ネル近傍において、ｎＭＯＳ補助チャネル領域を有する
構造である。この構造によって、ｐベース（ゲート）領
域のチャネル構造に加えて、ｎエミッタカソード領域が
広い領域にわたって実質的に形成されることから、電子
の導通チャネルを複数のベース（ゲート）領域の結合領
域の近傍ｎＭＯＳ補助チャネル領域においても形成する
ことができる。これによって、チャネル数を実質的に増
加した構造が形成できる。
サイリスタもしくは縦型構造のＭＯＳ制御サイリスタの
構造とは別に、サイリスタが大電流容量となった場合
に、サイリスタ全体を均一にターン・オン駆動させると
ともに、導通状態においてもウエハの広い領域にわたっ
て、実質的に均一に導通電流を流しうる構造を考案し
た。即ち、複数のカソード領域をｎＭＯＳチャネル（反
転層）領域を介してオン状態において電気的に共通領域
として結合させることによって、実質的に広いｎエミッ
タカソード領域を形成しうるとともに上記ｎＭＯＳチャ
ネル近傍において、ｎＭＯＳ補助チャネル領域を有する
構造である。この構造によって、ｐベース（ゲート）領
域のチャネル構造に加えて、ｎエミッタカソード領域が
広い領域にわたって実質的に形成されることから、電子
の導通チャネルを複数のベース（ゲート）領域の結合領
域の近傍ｎＭＯＳ補助チャネル領域においても形成する
ことができる。これによって、チャネル数を実質的に増
加した構造が形成できる。
【００１０】本明細書においては、上述の如き構造を有
するサイリスタをＭＯＳ補助サイリスタ（MOS Assisted
Thyristor）と称することとする。ＭＯＳ補助サイリス
タとはＭＯＳ制御サイリスタの一種であるが、ターン・
オン時もしくはターン・オン状態において、ＭＯＳキャ
パシタを介して反転層として形成されたｎＭＯＳチャネ
ルによって複数のカソード領域もしくはカソード領域と
同一導電型の層が電気的に結合され、実質的に広いｎカ
ソードエミッタが形成されるとともに、上記ｎＭＯＳチ
ャネル近傍においてもｎＭＯＳ補助チャネル領域を有す
るサイリスタを云う。
するサイリスタをＭＯＳ補助サイリスタ（MOS Assisted
Thyristor）と称することとする。ＭＯＳ補助サイリス
タとはＭＯＳ制御サイリスタの一種であるが、ターン・
オン時もしくはターン・オン状態において、ＭＯＳキャ
パシタを介して反転層として形成されたｎＭＯＳチャネ
ルによって複数のカソード領域もしくはカソード領域と
同一導電型の層が電気的に結合され、実質的に広いｎカ
ソードエミッタが形成されるとともに、上記ｎＭＯＳチ
ャネル近傍においてもｎＭＯＳ補助チャネル領域を有す
るサイリスタを云う。
【００１１】本発明の目的の１つは、ターン・オン性能
が改善され、かつオン電圧が低減化されるＭＯＳ補助サ
イリスタを提供することにある。
が改善され、かつオン電圧が低減化されるＭＯＳ補助サ
イリスタを提供することにある。
【００１２】更に具体的に本発明の目的の１つは、ター
ン・オン時もしくはターン・オン状態において、ｎＭＯ
Ｓチャネルを介してカソード領域が互いに電気的に結合
され、実質的に広いカソードエミッタ領域が形成される
とともに、上記ｎＭＯＳチャネル近傍においてもｎＭＯ
Ｓ補助チャネルを有し、大電流容量に向いたＭＯＳ補助
サイリスタを提供することにある。
ン・オン時もしくはターン・オン状態において、ｎＭＯ
Ｓチャネルを介してカソード領域が互いに電気的に結合
され、実質的に広いカソードエミッタ領域が形成される
とともに、上記ｎＭＯＳチャネル近傍においてもｎＭＯ
Ｓ補助チャネルを有し、大電流容量に向いたＭＯＳ補助
サイリスタを提供することにある。
【００１３】更に本発明の目的の１つは、実質的に広い
カソードエミッタ領域が形成されるとともに、ｎＭＯＳ
補助チャネル領域によってチャネル数の増加したＭＯＳ
補助サイリスタを提供することにある。
カソードエミッタ領域が形成されるとともに、ｎＭＯＳ
補助チャネル領域によってチャネル数の増加したＭＯＳ
補助サイリスタを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、ＭＯＳ制御サイリスタにおいて、
ｐチャネルＭＯＳＦＥＴ及び等価的なｎチャネルＭＯＳ
ＦＥＴを共通ゲートにて形成しかつ主サイリスタがベー
ス抵抗効果もしくはＪＦＥＴ効果或いは静電誘導効果に
て動作しうるチャネル構造を有するとともに、ゲート電
極に対してオン制御信号電圧が印加されて前記ゲート領
域のｎＭＯＳチャネル界面に生ずる反転層によって複数
のカソード領域もしくは複数のカソード領域と同一導電
型の層が互いに電気的に結合され実質的に広いｎエミッ
タカソード領域が形成されるとともに上記ｎＭＯＳチャ
ネル近傍においてｎＭＯＳ補助チャネル領域を有するこ
とを特徴とする、ＭＯＳ補助サイリスタとしての構成を
有する。
に本発明においては、ＭＯＳ制御サイリスタにおいて、
ｐチャネルＭＯＳＦＥＴ及び等価的なｎチャネルＭＯＳ
ＦＥＴを共通ゲートにて形成しかつ主サイリスタがベー
ス抵抗効果もしくはＪＦＥＴ効果或いは静電誘導効果に
て動作しうるチャネル構造を有するとともに、ゲート電
極に対してオン制御信号電圧が印加されて前記ゲート領
域のｎＭＯＳチャネル界面に生ずる反転層によって複数
のカソード領域もしくは複数のカソード領域と同一導電
型の層が互いに電気的に結合され実質的に広いｎエミッ
タカソード領域が形成されるとともに上記ｎＭＯＳチャ
ネル近傍においてｎＭＯＳ補助チャネル領域を有するこ
とを特徴とする、ＭＯＳ補助サイリスタとしての構成を
有する。
【００１５】更に具体的に、本発明の構成は以下に示す
通りである。即ち、本発明は、半導体基板の第１の主表
面にカソード領域、第２の主表面にアノード領域を具
え、前記カソード領域が形成された第１の主表面近傍に
前記カソード領域に隣接してゲート領域、ｐチャネルＭ
ＯＳＦＥＴ、等価的なｎチャネルＭＯＳＦＥＴが形成さ
れたＭＯＳ補助サイリスタにおいて、
通りである。即ち、本発明は、半導体基板の第１の主表
面にカソード領域、第２の主表面にアノード領域を具
え、前記カソード領域が形成された第１の主表面近傍に
前記カソード領域に隣接してゲート領域、ｐチャネルＭ
ＯＳＦＥＴ、等価的なｎチャネルＭＯＳＦＥＴが形成さ
れたＭＯＳ補助サイリスタにおいて、
【００１６】前記カソード領域に接触して形成された前
記カソード領域と反対導電型の領域と前記ゲート領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ゲート領域はそれぞれ前記
同一導電型の層をチャネルとするｐチャネルＭＯＳＦＥ
Ｔの主電極を形成し、
記カソード領域と反対導電型の領域と前記ゲート領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ゲート領域はそれぞれ前記
同一導電型の層をチャネルとするｐチャネルＭＯＳＦＥ
Ｔの主電極を形成し、
【００１７】前記同一導電型の層と高抵抗層との間には
両者を主電極とし前記ゲート領域をチャネルとする等価
的なｎチャネルのＭＯＳＦＥＴが形成され、
両者を主電極とし前記ゲート領域をチャネルとする等価
的なｎチャネルのＭＯＳＦＥＴが形成され、
【００１８】前記カソード領域から前記高抵抗層に向か
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御するチャ
ネル領域が形成され、
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御するチャ
ネル領域が形成され、
【００１９】前記チャネル領域は前記ゲート領域によっ
て挟まれ実質的に空乏化されるか或いはパンチスルー状
態を維持して結合され、前記ゲート領域の電位によって
前記チャネル内の電位がベース抵抗効果もしくはＪ−Ｆ
ＥＴ効果もしくは静電誘導効果によって変化され、
て挟まれ実質的に空乏化されるか或いはパンチスルー状
態を維持して結合され、前記ゲート領域の電位によって
前記チャネル内の電位がベース抵抗効果もしくはＪ−Ｆ
ＥＴ効果もしくは静電誘導効果によって変化され、
【００２０】前記ｐチャネルＭＯＳＦＥＴと等価的なｎ
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面近傍において絶縁層を介して前記反対導
電型領域の１部から前記同一導電型領域及び前記ゲート
領域上を横断して等価的に前記高抵抗層領域の上部まで
延在して形成され、カソード電極は前記カソード領域と
前記反対導電型領域を短絡して形成され、
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面近傍において絶縁層を介して前記反対導
電型領域の１部から前記同一導電型領域及び前記ゲート
領域上を横断して等価的に前記高抵抗層領域の上部まで
延在して形成され、カソード電極は前記カソード領域と
前記反対導電型領域を短絡して形成され、
【００２１】前記ゲート電極に対してオン制御信号電圧
が印加されて前記ゲート領域のｎＭＯＳチャネル界面に
生ずる反転層によって複数のカソード領域もしくは複数
のカソード領域と同一導電型の層が互いに電気的に結合
され実質的に広いｎエミッタカソード領域が形成され、
更に上記ｎＭＯＳチャネル近傍においてｎＭＯＳ補助チ
ャネル領域を有することを特徴とするＭＯＳ補助サイリ
スタとしての構成を有する。
が印加されて前記ゲート領域のｎＭＯＳチャネル界面に
生ずる反転層によって複数のカソード領域もしくは複数
のカソード領域と同一導電型の層が互いに電気的に結合
され実質的に広いｎエミッタカソード領域が形成され、
更に上記ｎＭＯＳチャネル近傍においてｎＭＯＳ補助チ
ャネル領域を有することを特徴とするＭＯＳ補助サイリ
スタとしての構成を有する。
【００２２】或いはまた、本発明は、前記ｐチャネルＭ
ＯＳＦＥＴは実質的に縦型構造を有し、前記等価的なｎ
チャネルＭＯＳＦＥＴは実質的に横型構造を有し、前記
ゲート電極は前記第１の主表面に対して実質的に垂直に
堀り込まれた溝の側壁面及び底面上において形成された
ことを特徴とするＭＯＳ補助サイリスタとしての構成を
有する。
ＯＳＦＥＴは実質的に縦型構造を有し、前記等価的なｎ
チャネルＭＯＳＦＥＴは実質的に横型構造を有し、前記
ゲート電極は前記第１の主表面に対して実質的に垂直に
堀り込まれた溝の側壁面及び底面上において形成された
ことを特徴とするＭＯＳ補助サイリスタとしての構成を
有する。
【００２３】或いはまた、本発明は、前記実質的に垂直
に堀り込まれた溝の底面には前記実質的に横型構造の等
価的なｎチャネルＭＯＳＦＥＴのドレイン短絡領域を具
備することを特徴とするＭＯＳ補助サイリスタとしての
構成を有する。
に堀り込まれた溝の底面には前記実質的に横型構造の等
価的なｎチャネルＭＯＳＦＥＴのドレイン短絡領域を具
備することを特徴とするＭＯＳ補助サイリスタとしての
構成を有する。
【００２４】或いはまた、本発明は、前記ゲート電極は
前記第１の主表面に対してプレーナ状に形成され、前記
等価的なｎチャネルＭＯＳＦＥＴのドレイン領域は前記
ゲート領域が互いにパンチスルー状態を維持するか実質
的に空乏化されたｎＭＯＳ補助チャネル領域として形成
されることを特徴とするＭＯＳ補助サイリスタとしての
構成を有する。
前記第１の主表面に対してプレーナ状に形成され、前記
等価的なｎチャネルＭＯＳＦＥＴのドレイン領域は前記
ゲート領域が互いにパンチスルー状態を維持するか実質
的に空乏化されたｎＭＯＳ補助チャネル領域として形成
されることを特徴とするＭＯＳ補助サイリスタとしての
構成を有する。
【００２５】
【作用】本発明によるＭＯＳ補助サイリスタは、主サイ
リスタ部分は、四層構造のサイリスタもしくは静電誘導
サイリスタもしくは、ベース層が薄く形成された領域は
ベース抵抗効果、ＪＦＥＴ効果或いは静電誘導効果によ
って動作され、比較的厚く形成された領域はＧＴＯもし
くはＳＣＲ等と同様の動作をするサイリスタである。表
面近傍に実質的に横型に形成されたｎチャネルＭＯＳＦ
ＥＴはｎ+ カソード領域から同一導電型層を介する電子
の注入量を制御する。ｎＭＯＳチャネル６′もしくはｎ
ＭＯＳ補助チャネル12′を介して第２ベース (高抵抗
層) への電子注入が生ずると、アノード領域から高抵抗
層への正孔注入が促進され、ｐベース領域が正に帯電さ
れ、カソード領域からｐベース領域６及びｎＭＯＳチャ
ネル領域６′もしくはｎＭＯＳ補助チャネル領域12′も
しくはチャネル領域12へ向けて電子の注入が開始され
る。ｐベース領域６及びｎＭＯＳチャネル領域６′もし
くはｎＭＯＳ補助チャネル領域12′もしくはチャネル領
域12を介して第２ベース (高抵抗層) ５への電子の注入
が始まれば、ｎチャネルＭＯＳＦＥＴはもはやオン状態
が保持されていなくてもよい。何故ならば、カソードか
らｐベース領域もしくはチャネル12を介して注入される
電子数が圧倒的に多くなるからである。但し、ｎチャネ
ルＭＯＳＦＥＴがオン状態のままであっても何ら差支え
はない。この場合、通常ＭＯＳゲート界面にｎ反転層が
単位セル当たり、２チャネルに構成される。主サイリス
タがラッチアップ状態にある時、カソードからの電子電
流はｐベース層６及びｎＭＯＳチャネル領域６′もしく
はｎＭＯＳ補助チャネル領域12′もしくはチャネル領域
(12)及びｐベース層６を介してアノード領域２からアノ
ード電極１へ流れ、一方、アノード領域12からの正孔電
流はｐベース層６もしくはｐベース層６及びチャネル領
域(12)を介してカソード領域８からカソード電極９へと
流れる。
リスタ部分は、四層構造のサイリスタもしくは静電誘導
サイリスタもしくは、ベース層が薄く形成された領域は
ベース抵抗効果、ＪＦＥＴ効果或いは静電誘導効果によ
って動作され、比較的厚く形成された領域はＧＴＯもし
くはＳＣＲ等と同様の動作をするサイリスタである。表
面近傍に実質的に横型に形成されたｎチャネルＭＯＳＦ
ＥＴはｎ+ カソード領域から同一導電型層を介する電子
の注入量を制御する。ｎＭＯＳチャネル６′もしくはｎ
ＭＯＳ補助チャネル12′を介して第２ベース (高抵抗
層) への電子注入が生ずると、アノード領域から高抵抗
層への正孔注入が促進され、ｐベース領域が正に帯電さ
れ、カソード領域からｐベース領域６及びｎＭＯＳチャ
ネル領域６′もしくはｎＭＯＳ補助チャネル領域12′も
しくはチャネル領域12へ向けて電子の注入が開始され
る。ｐベース領域６及びｎＭＯＳチャネル領域６′もし
くはｎＭＯＳ補助チャネル領域12′もしくはチャネル領
域12を介して第２ベース (高抵抗層) ５への電子の注入
が始まれば、ｎチャネルＭＯＳＦＥＴはもはやオン状態
が保持されていなくてもよい。何故ならば、カソードか
らｐベース領域もしくはチャネル12を介して注入される
電子数が圧倒的に多くなるからである。但し、ｎチャネ
ルＭＯＳＦＥＴがオン状態のままであっても何ら差支え
はない。この場合、通常ＭＯＳゲート界面にｎ反転層が
単位セル当たり、２チャネルに構成される。主サイリス
タがラッチアップ状態にある時、カソードからの電子電
流はｐベース層６及びｎＭＯＳチャネル領域６′もしく
はｎＭＯＳ補助チャネル領域12′もしくはチャネル領域
(12)及びｐベース層６を介してアノード領域２からアノ
ード電極１へ流れ、一方、アノード領域12からの正孔電
流はｐベース層６もしくはｐベース層６及びチャネル領
域(12)を介してカソード領域８からカソード電極９へと
流れる。
【００２６】本発明においては、上述のｎＭＯＳチャネ
ル６′はサイリスタのオン状態においては、オン（導
通）状態が維持されることが望ましい。何故ならば、こ
れによって、複数のカソード領域８及び複数のカソード
領域８と同一導電型の層７が互いに電気的に共通になさ
れ、実質的に広いカソードエミッタ領域が形成されるか
らである。本発明によるＭＯＳ補助サイリスタにおいて
は、ターン・オン時及びオン状態においては上述の如く
実質的に広いカソードエミッタ領域が形成されるととも
に、チャネル領域12に加えてｎＭＯＳ補助チャネル領域
を形成することによってチャネル数が増加した構成を採
用することによってターン・オン時間ｔgtを短縮し、タ
ーン・オンdi／dtを向上させ、かつ順方向電圧降下を低
減化させている。即ち、実質的に広い領域にわたって、
均一に電流が流れうることになる。
ル６′はサイリスタのオン状態においては、オン（導
通）状態が維持されることが望ましい。何故ならば、こ
れによって、複数のカソード領域８及び複数のカソード
領域８と同一導電型の層７が互いに電気的に共通になさ
れ、実質的に広いカソードエミッタ領域が形成されるか
らである。本発明によるＭＯＳ補助サイリスタにおいて
は、ターン・オン時及びオン状態においては上述の如く
実質的に広いカソードエミッタ領域が形成されるととも
に、チャネル領域12に加えてｎＭＯＳ補助チャネル領域
を形成することによってチャネル数が増加した構成を採
用することによってターン・オン時間ｔgtを短縮し、タ
ーン・オンdi／dtを向上させ、かつ順方向電圧降下を低
減化させている。即ち、実質的に広い領域にわたって、
均一に電流が流れうることになる。
【００２７】ターン・オフ時には、ｐチャネルＭＯＳＦ
ＥＴがオン状態とされ、一方、ｎチャネルＭＯＳＦＥＴ
はオフ状態とされる。ｐベース層６内に蓄積されていた
正孔はｐチャネルＭＯＳＦＥＴのチャネル領域７′を介
して反対導電型層(11)へ流入し、カソード電極９に短絡
される。これによって、カソード(8) ・ｐベース(6)も
しくはチャネル(12)間のｎ+ ｎｐ接合もしくはｎ+ ｎｐ
- 接合の拡散電位が上昇し、カソード領域８からの電子
注入が停止される。即ち、ｐベース層６の電位が高くな
ることによって、ｐベース層６もしくはチャネル領域12
内の電位が上昇してカソード領域８からの電子注入が阻
止される。これによって、主サイリスタは阻止状態とな
る。主サイリスタを阻止状態に保持するためにはｐチャ
ネルＭＯＳＦＥＴをオン状態に保持するとともに、ｐベ
ース層６もしくはチャネル領域12はノーマリオフのチャ
ネルとして形成されていなければならない。かつ、ま
た、ｎチャネルＭＯＳＦＥＴをオフ状態に保持する必要
がある。主サイリスタを導通状態に保持するためには、
ｐチャネルＭＯＳＦＥＴをオフ状態に保持するととも
に、ｐベース層６もしくはチャネル領域12を導通ベース
もしくはチャネルとする必要がある。この場合、ｎチャ
ネルＭＯＳＦＥＴはターン・オンのトリガ時に導通さえ
すればよいと考えてもよいが、ウエハ全体に広く電子電
流を流す方が、オン抵抗が下がることから、オン状態が
保持される方が望ましい。即ち、ＭＯＳ補助チャネル領
域を利用するＭＯＳ補助動作が維持されることが望まし
い。
ＥＴがオン状態とされ、一方、ｎチャネルＭＯＳＦＥＴ
はオフ状態とされる。ｐベース層６内に蓄積されていた
正孔はｐチャネルＭＯＳＦＥＴのチャネル領域７′を介
して反対導電型層(11)へ流入し、カソード電極９に短絡
される。これによって、カソード(8) ・ｐベース(6)も
しくはチャネル(12)間のｎ+ ｎｐ接合もしくはｎ+ ｎｐ
- 接合の拡散電位が上昇し、カソード領域８からの電子
注入が停止される。即ち、ｐベース層６の電位が高くな
ることによって、ｐベース層６もしくはチャネル領域12
内の電位が上昇してカソード領域８からの電子注入が阻
止される。これによって、主サイリスタは阻止状態とな
る。主サイリスタを阻止状態に保持するためにはｐチャ
ネルＭＯＳＦＥＴをオン状態に保持するとともに、ｐベ
ース層６もしくはチャネル領域12はノーマリオフのチャ
ネルとして形成されていなければならない。かつ、ま
た、ｎチャネルＭＯＳＦＥＴをオフ状態に保持する必要
がある。主サイリスタを導通状態に保持するためには、
ｐチャネルＭＯＳＦＥＴをオフ状態に保持するととも
に、ｐベース層６もしくはチャネル領域12を導通ベース
もしくはチャネルとする必要がある。この場合、ｎチャ
ネルＭＯＳＦＥＴはターン・オンのトリガ時に導通さえ
すればよいと考えてもよいが、ウエハ全体に広く電子電
流を流す方が、オン抵抗が下がることから、オン状態が
保持される方が望ましい。即ち、ＭＯＳ補助チャネル領
域を利用するＭＯＳ補助動作が維持されることが望まし
い。
【００２８】上記においてｐベース層内を流れる電流は
ベース抵抗制御によって制御されるが、チャネル領域内
を流れる電流は主としてＪＦＥＴ効果もしくは静電誘導
効果によって制御されることは明らかである。更にま
た、ｐベース層が互いに実質的に空乏化され、或いはパ
ンチスルー状態が維持されて互いに接したｎＭＯＳ補助
チャネル領域を前記ｎＭＯＳチャネル近傍に形成するこ
とによって、実質的にチャネル数を増加しており、ター
ン・オン時の電流密度が上昇した動作となっている。
ベース抵抗制御によって制御されるが、チャネル領域内
を流れる電流は主としてＪＦＥＴ効果もしくは静電誘導
効果によって制御されることは明らかである。更にま
た、ｐベース層が互いに実質的に空乏化され、或いはパ
ンチスルー状態が維持されて互いに接したｎＭＯＳ補助
チャネル領域を前記ｎＭＯＳチャネル近傍に形成するこ
とによって、実質的にチャネル数を増加しており、ター
ン・オン時の電流密度が上昇した動作となっている。
【００２９】
【実施例】(実施例１)図１は本発明の第１の実施例とし
てのＭＯＳ補助サイリスタの模式的断面構造図である。
図１において、１はアノード電極、２はアノード領域、
３はバッファ層、５は高抵抗層、６はベース領域、７は
同一導電型層、８はカソード領域、９はカソード電極、
10はＭＯＳゲート電極、11は反対導電型層、６′はｎＭ
ＯＳチャネル領域、７′はｐＭＯＳチャネル領域、12は
チャネル領域、12′はｎＭＯＳ補助チャネル領域、14,1
5 は絶縁層である。特に14はｎチャネル及びｐチャネル
ＭＯＳＦＥＴ用のゲート絶縁膜となる。ｐ+ 反対導電型
層11はｎ+ カソード領域８とカソード電極９によって電
気的に短絡されている。ｎ反対導電型層７のＭＯＳＦＥ
Ｔ界面近傍にｐチャネル７′が形成され、ｐベース領域
６のＭＯＳ界面近傍にｎチャネル６が形成される。ｐ+
反対導電型層11とｐベース領域６はｐＭＯＳＦＥＴの主
電極領域を形成し、ｎ同一導電型層７とｎ- 高抵抗層５
はｎＭＯＳＦＥＴの主電極領域を形成している。ベース
領域６を流れる電子はｐベース層６の電位によってベー
ス抵抗効果によって制御される。
てのＭＯＳ補助サイリスタの模式的断面構造図である。
図１において、１はアノード電極、２はアノード領域、
３はバッファ層、５は高抵抗層、６はベース領域、７は
同一導電型層、８はカソード領域、９はカソード電極、
10はＭＯＳゲート電極、11は反対導電型層、６′はｎＭ
ＯＳチャネル領域、７′はｐＭＯＳチャネル領域、12は
チャネル領域、12′はｎＭＯＳ補助チャネル領域、14,1
5 は絶縁層である。特に14はｎチャネル及びｐチャネル
ＭＯＳＦＥＴ用のゲート絶縁膜となる。ｐ+ 反対導電型
層11はｎ+ カソード領域８とカソード電極９によって電
気的に短絡されている。ｎ反対導電型層７のＭＯＳＦＥ
Ｔ界面近傍にｐチャネル７′が形成され、ｐベース領域
６のＭＯＳ界面近傍にｎチャネル６が形成される。ｐ+
反対導電型層11とｐベース領域６はｐＭＯＳＦＥＴの主
電極領域を形成し、ｎ同一導電型層７とｎ- 高抵抗層５
はｎＭＯＳＦＥＴの主電極領域を形成している。ベース
領域６を流れる電子はｐベース層６の電位によってベー
ス抵抗効果によって制御される。
【００３０】図１に示した構成は、Ｕトレンチ技術と通
常のＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ等の技術或いは、埋
込みゲートエピタキシャル成長の技術を用いる埋込みゲ
ートＳＩサイリスタのプロセス技術等を用いて形成する
ことができる。
常のＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ等の技術或いは、埋
込みゲートエピタキシャル成長の技術を用いる埋込みゲ
ートＳＩサイリスタのプロセス技術等を用いて形成する
ことができる。
【００３１】即ち、埋込みゲートＳＩサイリスタ等のプ
ロセス技術を用いてｐベース層６を形成後、ｎエピタキ
シャル層を堆積してｎ同一導電型層７を形成する。更に
ＵＭＯＳプロセス技術，ＣＭＯＳプロセス技術等を用い
て、ＭＯＳゲート電極10, ゲート酸化膜14, ｎ+ カソー
ド領域８，ｐ反対導電型層11を形成することによって図
１の構造は容易に実現することができる。構造的な特徴
はＵＭＯＳの側壁部分にｐチャネルＭＯＳＦＥＴを実質
的に縦型に形成するとともに、溝の側壁から底面部分に
ｎチャネルＭＯＳＦＥＴを縦型乃至横型に形成している
点と、ｐベース（ゲート）層がノーマリオフのチャネル
12を実現する意味で実質的に互いに接触して形成されて
いる点である。
ロセス技術を用いてｐベース層６を形成後、ｎエピタキ
シャル層を堆積してｎ同一導電型層７を形成する。更に
ＵＭＯＳプロセス技術，ＣＭＯＳプロセス技術等を用い
て、ＭＯＳゲート電極10, ゲート酸化膜14, ｎ+ カソー
ド領域８，ｐ反対導電型層11を形成することによって図
１の構造は容易に実現することができる。構造的な特徴
はＵＭＯＳの側壁部分にｐチャネルＭＯＳＦＥＴを実質
的に縦型に形成するとともに、溝の側壁から底面部分に
ｎチャネルＭＯＳＦＥＴを縦型乃至横型に形成している
点と、ｐベース（ゲート）層がノーマリオフのチャネル
12を実現する意味で実質的に互いに接触して形成されて
いる点である。
【００３２】更にまた隣り合うｐベース層６は溝の底部
の中央部分において互いに接触し、両側のｎＭＯＳチャ
ネル６′がつながりうる構成即ち、ｎＭＯＳ補助チャネ
ル領域を採用している点である。
の中央部分において互いに接触し、両側のｎＭＯＳチャ
ネル６′がつながりうる構成即ち、ｎＭＯＳ補助チャネ
ル領域を採用している点である。
【００３３】これによって、実質的に横型構造のｎチャ
ネルＭＯＳＦＥＴが形成されている。但しｎ+ ドレイン
短絡構造は図１では採用していない。
ネルＭＯＳＦＥＴが形成されている。但しｎ+ ドレイン
短絡構造は図１では採用していない。
【００３４】図１において縦型ｐチャネルＭＯＳＦＥＴ
のチャネル長は例えば２μｍ程度以下に形成する。ｎ+
カソード領域の深さは例えば２μｍ程度以下とし、ｐ反
対導電型層11の厚さも２μｍ以下、ｎ同一導電型層７の
深さは３μｍ以下とする。ｐベース領域の深さは例えば
２μｍ以下とする。縦型ｐチャネルＭＯＳＦＥＴ、横型
ｎチャネルＭＯＳＦＥＴのＭＯＳ界面近傍においては所
定のしきい値電圧を達成するためにｎ同一導電型層７の
チャネル領域７′及びｐベース領域６のチャネル領域
６′にチャネルドープを行なう。絶縁膜14の厚さは例え
ば１０００Å以下が望ましい。
のチャネル長は例えば２μｍ程度以下に形成する。ｎ+
カソード領域の深さは例えば２μｍ程度以下とし、ｐ反
対導電型層11の厚さも２μｍ以下、ｎ同一導電型層７の
深さは３μｍ以下とする。ｐベース領域の深さは例えば
２μｍ以下とする。縦型ｐチャネルＭＯＳＦＥＴ、横型
ｎチャネルＭＯＳＦＥＴのＭＯＳ界面近傍においては所
定のしきい値電圧を達成するためにｎ同一導電型層７の
チャネル領域７′及びｐベース領域６のチャネル領域
６′にチャネルドープを行なう。絶縁膜14の厚さは例え
ば１０００Å以下が望ましい。
【００３５】本発明の実施例１の寸法は上記一例に限ら
れるものではなく、カソード領域８、ｐベース層６等の
厚さも薄い方が望ましいことは微細化、短チャネル化を
実現する上で明らかである。ｐベース層６の厚さ及び不
純物密度は主サイリスタの性能を決める重要なパラメー
タであり、特にターン・オンの性能を決定する重要なパ
ラメータである。ｐベース層６内の不純物密度分布は均
一に形成されても、或いはドリフトベースの如く形成さ
れていてもよい。図１の構造で最も重要な点は、ターン
・オン時もしくはオン状態においてＭＯＳキャパシタを
介して形成されるｎＭＯＳチャネル６′によって複数の
カソード領域が実質的に結合され、実質的に広い領域に
わたってｎカソードエミッタ領域が形成される点と、ｎ
ＭＯＳチャネル６′近傍においてもｎＭＯＳ補助チャネ
ル領域12′が形成された点である。従って、オン電圧が
低減化される構造である。
れるものではなく、カソード領域８、ｐベース層６等の
厚さも薄い方が望ましいことは微細化、短チャネル化を
実現する上で明らかである。ｐベース層６の厚さ及び不
純物密度は主サイリスタの性能を決める重要なパラメー
タであり、特にターン・オンの性能を決定する重要なパ
ラメータである。ｐベース層６内の不純物密度分布は均
一に形成されても、或いはドリフトベースの如く形成さ
れていてもよい。図１の構造で最も重要な点は、ターン
・オン時もしくはオン状態においてＭＯＳキャパシタを
介して形成されるｎＭＯＳチャネル６′によって複数の
カソード領域が実質的に結合され、実質的に広い領域に
わたってｎカソードエミッタ領域が形成される点と、ｎ
ＭＯＳチャネル６′近傍においてもｎＭＯＳ補助チャネ
ル領域12′が形成された点である。従って、オン電圧が
低減化される構造である。
【００３６】（実施例２)図２は本発明の第２の実施例
としてのＭＯＳ補助サイリスタの模式的断面構造図であ
る。図２の構造上、同一の構成要素については、第１の
実施例と同一の参照番号を付して説明は省略する。実施
例２の構造的特徴は、以下の通りである。即ち、ｐベー
ス層６にチャネル領域12を設け、その幅及び不純物密度
は両側のｐ+ ゲート領域６との拡散電位によって該チャ
ネル領域12が実質的に空乏化されノーマリオフのチャネ
ル領域が形成されるように選定する。チャネル領域12は
低不純物密度の領域であればよく、ｐ- 層、ｎ- 層もし
くはｉ層として形成されている。チャネル領域12はＪ−
ＦＥＴ効果によって制御されていてもよい。或いはまた
静電誘導効果によって制御されていてもよい。図２の構
造上、ｐベース層６は横方向にｐ+ ｐ- ｐ+ 構造もしく
はｐ+ ｎ- ｐ+ 或いはｐ+ ｉｐ+ 構造となっている。ｐ
ベース層６のＭＯＳ界面近傍の領域はｎチャネル領域
６′が反転層として形成されるように中程度の不純物密
度ｐとなるようにチャネルドープを行なってもよい。同
様に同一導電型層７のＭＯＳ界面近傍にはｐチャネル領
域７′が形成される。
としてのＭＯＳ補助サイリスタの模式的断面構造図であ
る。図２の構造上、同一の構成要素については、第１の
実施例と同一の参照番号を付して説明は省略する。実施
例２の構造的特徴は、以下の通りである。即ち、ｐベー
ス層６にチャネル領域12を設け、その幅及び不純物密度
は両側のｐ+ ゲート領域６との拡散電位によって該チャ
ネル領域12が実質的に空乏化されノーマリオフのチャネ
ル領域が形成されるように選定する。チャネル領域12は
低不純物密度の領域であればよく、ｐ- 層、ｎ- 層もし
くはｉ層として形成されている。チャネル領域12はＪ−
ＦＥＴ効果によって制御されていてもよい。或いはまた
静電誘導効果によって制御されていてもよい。図２の構
造上、ｐベース層６は横方向にｐ+ ｐ- ｐ+ 構造もしく
はｐ+ ｎ- ｐ+ 或いはｐ+ ｉｐ+ 構造となっている。ｐ
ベース層６のＭＯＳ界面近傍の領域はｎチャネル領域
６′が反転層として形成されるように中程度の不純物密
度ｐとなるようにチャネルドープを行なってもよい。同
様に同一導電型層７のＭＯＳ界面近傍にはｐチャネル領
域７′が形成される。
【００３７】図２の構造も図１の構造と同様の製造プロ
セスを用いて形成することができる。図２の構造的特徴
はｎ+ ドレイン短絡層13を形成した点と、実質的に空乏
化されたチャネル領域12を有する点である。チャネル領
域12の寸法及び不純物密度はｐベース (ゲート) 領域６
との間の拡散電位によってチャネル領域12が実質的に空
乏化されるとともに、ｎ+ カソード領域８からの電子注
入を阻止できる程度の電位障壁高さが形成されるように
選定する。ｎ+ ドレイン短絡層13はｎ同一導電型層７を
介してｎＭＯＳチャネル６′を流れた電子のドレインと
しての役割がある。主サイリスタがオン状態にある場
合、電子電流はチャネル領域12とｎＭＯＳチャネル
６′, ｎ+ ドレイン短絡層13及びｎＭＯＳ補助チャネル
領域12′を介してアノード側に流れる。一方、正孔電流
はｐベース層６からｎ同一導電型層７を介してｎ+ カソ
ード領域８に流入している。ターン・オフ時にはｐＭＯ
ＳＦＥＴのチャネル領域７′が形成されてｐベース層６
はカソード電極９に短絡されチャネル領域12はピンチオ
フされて電子の注入が阻止され、一方ｎＭＯＳチャネル
６′及びｎＭＯＳ補助チャネル領域12′もオフ状態とな
り電子電流の導通が阻止される。微細化して形成するた
めにはｎ+ ドレイン短絡層13とｎ- 高抵抗層５との間も
ｐベース層６より広がる空乏層によって遮断される構造
が望ましい。一方、ｐベース層６とｎ+ ドレイン短絡層
との間に間隔を設定し、この寸法をアノード電圧によっ
て広がる空乏層が到達する程度の寸法とし、実質的にｎ
+ ドレイン短絡層13とアノード電極１が同電位となるよ
うな導通チャネルが形成されていてもよいことはもちろ
んである。
セスを用いて形成することができる。図２の構造的特徴
はｎ+ ドレイン短絡層13を形成した点と、実質的に空乏
化されたチャネル領域12を有する点である。チャネル領
域12の寸法及び不純物密度はｐベース (ゲート) 領域６
との間の拡散電位によってチャネル領域12が実質的に空
乏化されるとともに、ｎ+ カソード領域８からの電子注
入を阻止できる程度の電位障壁高さが形成されるように
選定する。ｎ+ ドレイン短絡層13はｎ同一導電型層７を
介してｎＭＯＳチャネル６′を流れた電子のドレインと
しての役割がある。主サイリスタがオン状態にある場
合、電子電流はチャネル領域12とｎＭＯＳチャネル
６′, ｎ+ ドレイン短絡層13及びｎＭＯＳ補助チャネル
領域12′を介してアノード側に流れる。一方、正孔電流
はｐベース層６からｎ同一導電型層７を介してｎ+ カソ
ード領域８に流入している。ターン・オフ時にはｐＭＯ
ＳＦＥＴのチャネル領域７′が形成されてｐベース層６
はカソード電極９に短絡されチャネル領域12はピンチオ
フされて電子の注入が阻止され、一方ｎＭＯＳチャネル
６′及びｎＭＯＳ補助チャネル領域12′もオフ状態とな
り電子電流の導通が阻止される。微細化して形成するた
めにはｎ+ ドレイン短絡層13とｎ- 高抵抗層５との間も
ｐベース層６より広がる空乏層によって遮断される構造
が望ましい。一方、ｐベース層６とｎ+ ドレイン短絡層
との間に間隔を設定し、この寸法をアノード電圧によっ
て広がる空乏層が到達する程度の寸法とし、実質的にｎ
+ ドレイン短絡層13とアノード電極１が同電位となるよ
うな導通チャネルが形成されていてもよいことはもちろ
んである。
【００３８】（実施例３）図３は本発明によるＭＯＳ補
助サイリスタの別の構造例を示す。図３の構造上、同一
の構成要素については、第１，第２の実施例と同一の参
照番号を付して説明は省略する。図３の構造的特徴はプ
レーナ構造である点と、チャネル領域12及びｎＭＯＳ補
助チャネル領域12′がいずれもｐベース（ゲート）領域
が互いに接して形成されている点である。図３において
もターン・オン時或いはオン状態においてはｎＭＯＳチ
ャネル６′によってカソード領域８は電気的に結合さ
れ、広い領域にわたってｎカソードエミッタ領域が形成
されている。更に、このようなｎＭＯＳチャネル６′の
近傍においてｎＭＯＳ補助チャネル領域12′が形成さ
れ、実質的にチャネル領域12とともにチャネル数が増大
しており、ターン・オン性能の向上に寄与している。
助サイリスタの別の構造例を示す。図３の構造上、同一
の構成要素については、第１，第２の実施例と同一の参
照番号を付して説明は省略する。図３の構造的特徴はプ
レーナ構造である点と、チャネル領域12及びｎＭＯＳ補
助チャネル領域12′がいずれもｐベース（ゲート）領域
が互いに接して形成されている点である。図３において
もターン・オン時或いはオン状態においてはｎＭＯＳチ
ャネル６′によってカソード領域８は電気的に結合さ
れ、広い領域にわたってｎカソードエミッタ領域が形成
されている。更に、このようなｎＭＯＳチャネル６′の
近傍においてｎＭＯＳ補助チャネル領域12′が形成さ
れ、実質的にチャネル領域12とともにチャネル数が増大
しており、ターン・オン性能の向上に寄与している。
【００３９】（実施例４）図４は本発明の第４の実施例
としてのＭＯＳ補助サイリスタの模式的断面構造図を示
す。実施例３（図３）と異なる点は、カソード領域８の
形状にある。即ち、図３においてはカソード領域８はｎ
+ 領域として形成されていたのに対して、実施例４（図
４）においては、カソード領域８をｎ+ 領域として形成
し、カソード領域と同一導電型の層としてｎ領域７を形
成している点である。他の構成要素及び構造的特徴は実
施例３と同様である。同一導電型の層７をカソード領域
８とベース領域６との間に介在させることによって、カ
ソードベース間の耐圧を増大することができるという特
徴を有する。
としてのＭＯＳ補助サイリスタの模式的断面構造図を示
す。実施例３（図３）と異なる点は、カソード領域８の
形状にある。即ち、図３においてはカソード領域８はｎ
+ 領域として形成されていたのに対して、実施例４（図
４）においては、カソード領域８をｎ+ 領域として形成
し、カソード領域と同一導電型の層としてｎ領域７を形
成している点である。他の構成要素及び構造的特徴は実
施例３と同様である。同一導電型の層７をカソード領域
８とベース領域６との間に介在させることによって、カ
ソードベース間の耐圧を増大することができるという特
徴を有する。
【００４０】実施例１乃至４（図１乃至図４）の構造
上、バッファ層として静電誘導バッファ層 (ｎ+ ｎ- ｎ
+ …) を設けてもよい。静電誘導バッファ層については
村岡，玉蟲による特願平４− 号に開示されて
いる通りである。バッファ短絡層を設け、約２Ｌｎ (Ｌ
ｎは電子拡散長) 以下のピッチにてアノード領域２と短
絡する。
上、バッファ層として静電誘導バッファ層 (ｎ+ ｎ- ｎ
+ …) を設けてもよい。静電誘導バッファ層については
村岡，玉蟲による特願平４− 号に開示されて
いる通りである。バッファ短絡層を設け、約２Ｌｎ (Ｌ
ｎは電子拡散長) 以下のピッチにてアノード領域２と短
絡する。
【００４１】尚、アノード側の構造については上記のバ
ッファ層を介する構造に限定されるわけではなく、ｐＮ
構造、アノードショート構造、ＳＩアノードショート構
造、ダブルゲート構造、ＭＯＳ制御構造、ショットキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
ッファ層を介する構造に限定されるわけではなく、ｐＮ
構造、アノードショート構造、ＳＩアノードショート構
造、ダブルゲート構造、ＭＯＳ制御構造、ショットキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
【００４２】尚、第２の実施例の構造は単位セルの寸法
幅は第１の実施例と同程度に形成でき集積化密度が向上
するとともに、オン電圧が改善される。更に第２の実施
例の構造ではチャネル構造を有することから、ターン・
オン特性が更に改善され、ターン・オン時の電流の立上
りdi／dtを高く設定でき、また、ターン・オン時間ｔgt
が改善される。
幅は第１の実施例と同程度に形成でき集積化密度が向上
するとともに、オン電圧が改善される。更に第２の実施
例の構造ではチャネル構造を有することから、ターン・
オン特性が更に改善され、ターン・オン時の電流の立上
りdi／dtを高く設定でき、また、ターン・オン時間ｔgt
が改善される。
【００４３】本発明によるＭＯＳ補助サイリスタにおい
て、ｎ形とｐ形の導電型を反対にして形成してもよいこ
とはもちろんである。その場合にはｎＭＯＳＦＥＴ, ｐ
ＭＯＳＦＥＴの役割も逆になり、ｐＭＯＳＦＥＴがター
ン・オン用となり、ｎ−ＭＯＳＦＥＴがターン・オフ用
となる。
て、ｎ形とｐ形の導電型を反対にして形成してもよいこ
とはもちろんである。その場合にはｎＭＯＳＦＥＴ, ｐ
ＭＯＳＦＥＴの役割も逆になり、ｐＭＯＳＦＥＴがター
ン・オン用となり、ｎ−ＭＯＳＦＥＴがターン・オフ用
となる。
【００４４】本発明によるＭＯＳ補助サイリスタを実現
するための製造プロセス技術としては従来のＣＭＯＳ,
ＤＭＯＳ, ｎＭＯＳ技術、或いはＵＭＯＳ技術を適用す
ることができることは明らかである。特に実施例１，２
は、埋め込みゲートＳＩサイリスタ或いは埋込みゲート
ＧＴＯのプロセス技術と組み合わせて適用することもで
きることは明らかである。
するための製造プロセス技術としては従来のＣＭＯＳ,
ＤＭＯＳ, ｎＭＯＳ技術、或いはＵＭＯＳ技術を適用す
ることができることは明らかである。特に実施例１，２
は、埋め込みゲートＳＩサイリスタ或いは埋込みゲート
ＧＴＯのプロセス技術と組み合わせて適用することもで
きることは明らかである。
【００４５】
【発明の効果】本発明によるＭＯＳ補助サイリスタの構
成によれば、ＭＯＳ補助動作によって形成されるｎＭＯ
Ｓチャネル６′によってカソード領域が広い領域にわた
って共通領域として形成されることから、実質的に広い
領域にわたって均一に電流を流すことができる。更に上
記ｎＭＯＳチャネル近傍においてもｎＭＯＳ補助チャネ
ル領域を具備することから、実質的にチャネル数が増大
しており、ターン・オン性能が改善できる。即ち、ター
ン・オン時間ｔgtが短縮され、ターン・オンdi／dtが増
大し、かつ順方向電圧降下が低減化される。
成によれば、ＭＯＳ補助動作によって形成されるｎＭＯ
Ｓチャネル６′によってカソード領域が広い領域にわた
って共通領域として形成されることから、実質的に広い
領域にわたって均一に電流を流すことができる。更に上
記ｎＭＯＳチャネル近傍においてもｎＭＯＳ補助チャネ
ル領域を具備することから、実質的にチャネル数が増大
しており、ターン・オン性能が改善できる。即ち、ター
ン・オン時間ｔgtが短縮され、ターン・オンdi／dtが増
大し、かつ順方向電圧降下が低減化される。
【００４６】本発明に開示した主サイリスタ部分につい
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ、埋込みゲートＳＩサイリスタ、ダブルゲートＳ
Ｉサイリスタ、ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ、埋込みゲートＳＩサイリスタ、ダブルゲートＳ
Ｉサイリスタ、ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
【００４７】またｎバッファ構造としても、或いは他の
実施例において静電誘導 (ＳＩ) バッファ構造を用いて
もよい。
実施例において静電誘導 (ＳＩ) バッファ構造を用いて
もよい。
【００４８】またアノード短絡構造、ＳＩ短絡構造を用
いてもよい。
いてもよい。
【００４９】上記実施例において高抵抗層５はｎ- 層と
しているが、これに限るものではなく、ｐ- 層、ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ, ｎの
導電型が反対となった場合のｎベース (ゲート) 構造に
対しては、高抵抗層５はｐ-層が望ましい。
しているが、これに限るものではなく、ｐ- 層、ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ, ｎの
導電型が反対となった場合のｎベース (ゲート) 構造に
対しては、高抵抗層５はｐ-層が望ましい。
【図１】本発明の第１の実施例としてのＭＯＳ補助サイ
リスタの模式的断面構成図
リスタの模式的断面構成図
【図２】本発明の第２の実施例としてのＭＯＳ補助サイ
リスタの模式的断面構成図
リスタの模式的断面構成図
【図３】本発明の第３の実施例としてのＭＯＳ補助サイ
リスタの模式的断面構成図
リスタの模式的断面構成図
【図４】本発明の第４の実施例としてのＭＯＳ補助サイ
リスタの模式的断面構成図
リスタの模式的断面構成図
【図５】従来のＭＯＳ制御サイリスタの模式的断面構造
図
図
１ アノード電極 ２ アノード領域 ３ バッファ層 (ｎ+ ) ５ 高抵抗層 (ｎ- ) ６ ゲート (ベース) 領域 (ｐ, ｐ+ ) ６′ ｎＭＯＳチャネル領域 ７ 同一導電型層 ７′ ｐＭＯＳチャネル領域 ８ カソード領域 ９ カソード電極 10 ＭＯＳゲート電極 11 反対導電型層 12 チャネル領域 12′ ｎＭＯＳ補助チャネル領域 13 ｎ+ ドレイン短絡領域 14,15 絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】そこで、このようなターン・オン特性の改
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４−１１４１３９号に記載
されている通りである。
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４−１１４１３９号に記載
されている通りである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】更にｐチャネルＭＯＳＦＥＴとｎチャネル
ＭＯＳＦＥＴをいずれも縦型ＭＯＳＦＥＴとして形成す
る構造例が玉蟲，村岡により特願平４−１２９６７８号
に「縦型構造のＭＯＳ制御サイリスタ」として開示され
ている通りである。
ＭＯＳＦＥＴをいずれも縦型ＭＯＳＦＥＴとして形成す
る構造例が玉蟲，村岡により特願平４−１２９６７８号
に「縦型構造のＭＯＳ制御サイリスタ」として開示され
ている通りである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】実施例１乃至４（図１乃至図４）の構造
上、バッファ層として静電誘導バッファ層 (ｎ+ ｎ- ｎ
+ …) を設けてもよい。静電誘導バッファ層については
村岡，玉蟲による特願平４−１１４１４０号に開示され
ている通りである。バッファ短絡層を設け、約２Ｌｎ
(Ｌｎは電子拡散長) 以下のピッチにてアノード領域２
と短絡する。
上、バッファ層として静電誘導バッファ層 (ｎ+ ｎ- ｎ
+ …) を設けてもよい。静電誘導バッファ層については
村岡，玉蟲による特願平４−１１４１４０号に開示され
ている通りである。バッファ短絡層を設け、約２Ｌｎ
(Ｌｎは電子拡散長) 以下のピッチにてアノード領域２
と短絡する。
Claims (4)
- 【請求項１】 半導体基板の第１の主表面にカソード領
域、第２の主表面にアノード領域を具え、前記カソード
領域が形成された第１の主表面近傍に前記カソード領域
に隣接してゲート領域、ｐチャネルＭＯＳＦＥＴ、等価
的なｎチャネルＭＯＳＦＥＴが形成されたＭＯＳ補助サ
イリスタにおいて、 前記カソード領域に接触して形成された前記カソード領
域と反対導電型の領域と前記ゲート領域の間には前記カ
ソード領域と同一導電型の層が介在され、前記反対導電
型の領域と前記ゲート領域はそれぞれ前記同一導電型の
層をチャネルとするｐチャネルＭＯＳＦＥＴの主電極を
形成し、 前記同一導電型の層と高抵抗層との間には両者を主電極
とし前記ゲート領域をチャネルとする等価的なｎチャネ
ルのＭＯＳＦＥＴが形成され、 前記カソード領域から前記高抵抗層に向かう基板に垂直
方向の前記カソード領域近傍には前記カソード領域から
注入される電子の導通状態を制御するチャネル領域が形
成され、 前記チャネル領域は前記ゲート領域によって挟まれ実質
的に空乏化されるか或いはパンチスルー状態を維持して
結合され、前記ゲート領域の電位によって前記チャネル
内の電位がベース抵抗効果もしくはＪ−ＦＥＴ効果もし
くは静電誘導効果によって変化され、 前記ｐチャネルＭＯＳＦＥＴと等価的なｎチャネルＭＯ
ＳＦＥＴのゲート電極は共通に形成され前記第１の主表
面近傍において絶縁層を介して前記反対導電型領域の１
部から前記同一導電型領域及び前記ゲート領域上を横断
して等価的に前記高抵抗層領域の上部まで延在して形成
され、カソード電極は前記カソード領域と前記反対導電
型領域を短絡して形成され、 前記ゲート電極に対してオン制御信号電圧が印加されて
前記ゲート領域のｎＭＯＳチャネル界面に生ずる反転層
によって複数のカソード領域もしくは複数のカソード領
域と同一導電型の層が互いに電気的に結合され実質的に
広いｎエミッタカソード領域が形成され、更に前記ｎＭ
ＯＳチャネル近傍にｎＭＯＳ補助チャネル領域を有する
ことを特徴とするＭＯＳ補助サイリスタ。 - 【請求項２】 前記ｐチャネルＭＯＳＦＥＴは実質的に
縦型構造を有し、前記等価的なｎチャネルＭＯＳＦＥＴ
は実質的に横型構造を有し、前記ゲート電極は前記第１
の主表面に対して実質的に垂直に堀り込まれた溝の側壁
面及び底面上において形成されたことを特徴とする請求
項１記載のＭＯＳ補助サイリスタ。 - 【請求項３】 前記実質的に垂直に堀り込まれた溝の底
面には前記実質的に横型構造の等価的なｎチャネルＭＯ
ＳＦＥＴのドレイン短絡領域を具備することを特徴とす
る請求項２記載のＭＯＳ補助サイリスタ。 - 【請求項４】 前記ゲート電極は前記第１の主表面に対
してプレーナ状に形成され、前記等価的なｎチャネルＭ
ＯＳＦＥＴのドレイン領域は前記ゲート領域が互いにパ
ンチスルー状態を維持するか実質的に空乏化されたｎＭ
ＯＳ補助チャネル領域として形成されることを特徴とす
る請求項１記載のＭＯＳ補助サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12996592A JPH0685434B2 (ja) | 1992-04-23 | 1992-04-23 | Ｍｏｓ補助サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12996592A JPH0685434B2 (ja) | 1992-04-23 | 1992-04-23 | Ｍｏｓ補助サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299645A true JPH05299645A (ja) | 1993-11-12 |
| JPH0685434B2 JPH0685434B2 (ja) | 1994-10-26 |
Family
ID=15022812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12996592A Expired - Fee Related JPH0685434B2 (ja) | 1992-04-23 | 1992-04-23 | Ｍｏｓ補助サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685434B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103956381A (zh) * | 2014-05-07 | 2014-07-30 | 电子科技大学 | 一种mos栅控晶闸管 |
-
1992
- 1992-04-23 JP JP12996592A patent/JPH0685434B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103956381A (zh) * | 2014-05-07 | 2014-07-30 | 电子科技大学 | 一种mos栅控晶闸管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685434B2 (ja) | 1994-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |