JPH0315280B2 - - Google Patents

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JPH0315280B2
JPH0315280B2 JP58030240A JP3024083A JPH0315280B2 JP H0315280 B2 JPH0315280 B2 JP H0315280B2 JP 58030240 A JP58030240 A JP 58030240A JP 3024083 A JP3024083 A JP 3024083A JP H0315280 B2 JPH0315280 B2 JP H0315280B2
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JP
Japan
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transistor
base
supply line
power supply
semiconductor memory
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JP58030240A
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JPS58175190A (ja
Inventor
Deyumon Danieru
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS58175190A publication Critical patent/JPS58175190A/ja
Publication of JPH0315280B2 publication Critical patent/JPH0315280B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔従来技術〕 本発明は、行列マトリツクスに配置したメモリ
セルを有する半導体メモリであつて、各メモリセ
ルがエミツタ接続した２つのトランジスタを有
し、これらトランジスタのコレクタをベースに交
差接続し、マトリツクスの行中のメモリセルが第
１および第２の給電ライン間に互いに並列に接続
されており、第１給電ラインをライン選択電位或
いは休止電位にする為のスイツチング手段が第１
給電ラインに接続されており、給電ラインに接続
された各メモリセル内に記憶されたデータを維持
する為の電流源が第２給電ラインに接続されてお
り、前記のスイツチング手段が第１トランジスタ
を具えており、該第１トランジスタのエミツタが
第１給電ラインに接続され、そのベースが第１給
電ラインをライン選択電位にする為の電圧パルス
を受けるようにし、前記のスイツチング手段が更
に、第１給電ラインをライン選択電位から休止電
位に放電させるか或いは第２給電ラインを放電さ
せる為の他のトランジスタを具えており、前記の
半導体メモリが更に、第１トランジスタのベース
における電圧パルスの終了を検出するとともに前
記の他のトランジスタを制御する検出手段を具え
ており、この目的の為に該検出手段が第１トラン
ジスタのベースに少くとも間接的に接続されてい
るようにした半導体メモリに関するものである。
この種類のメモリは特開昭55−129992号明細書
から既知であり、ここにはE.C.L技術に基づいた
静的メモリが記載されている。
本発明は特にE.C.L技術（エミツタ結合論理技
術）によつて造つたRAMメモリに関するもので
あるがこれに限定されるものではない。
従来技術によれば、常規作動中はメモリの行
（選択された行）のセルは給電ラインを経て高
（選択）電位VHの点に接続され、他の行のすべて
の他のセルはこれらの他の行の数に相当する本数
の給電ラインを経て低（休止）電位VBの点に接
続されている。２つの異なる行に属している２つ
のセル間の転移に際しては、選択された給電ライ
ンの電位をVHからVBにできるだけ迅速に減少せ
しめる必要がある。メモリセルの行に対する給電
ラインは比較的大きなキヤパシタンスすなわち容
量（行の16，32，64…個のセルを相互連結するア
ルミニウムテープの容量と各セルの自己容量）を
有する。この大きな容量が、行が休止電位に急速
に放電するのを阻止する。上述した転移の瞬時に
特別な放電電流を発生させることは知られてお
り、この放電電流はしばしば“付加電流”と称さ
れており、放電さすべき給電ラインに供給され
る。
この“付加電流”を適当な瞬時に、放電さすべ
き給電ラインとこれに関連する放電回路との間で
切換えることは、IEEEの文献CH1626
（January1981），“Large E.C.L. Bipolar
RAMS”（第120〜124頁，第１１図）に開示され
ている。
この文献に記載されている回路では、セルの行
に対する給電ラインに接続されているアドレス回
路（このアドレス回路は特にこの文献で“第１ト
ランジスタ”と称されているアドレストランジス
タを有している）のいずれかの側で選択された所
定の２点間でVH→VBの転移の瞬時に生じる動的
な電位差を利用している。VH→VBの転移の縮時
には上記の２点における電圧が変化する。すなわ
ちアドレス回路における電圧が低容量の制御回路
の為にVHからVBに直ちに減少するも、給電ライ
ン上の電圧はこの給電ラインの容量が比較的大き
い為比較的ゆつくり減少する。
従来技術によれば、前記の動的な電位差が第１
の差動増幅器により検出これ、これにより第２の
差動増幅器を制御し、この第２の差動増幅器によ
り付加電流を、放電さすべき給電ラインに供給し
ている。
この回路を用いることにより実際に給電ライン
の放電を迅速に達成し得るも、この付加電流源は
永続的に作動している。すなわちこの付加電流源
はこの付加電流を実際に必要とする瞬時にのみ作
動するものではない。付加電流は数ミリアンペア
の電流強度を有しており、メモリの零入力電流の
可成りの部分を占めており、無視することができ
ない。このことはエネルギー消費の点で重大な欠
点となるものであり、従つて不必要な熱が半導体
メモリ内に発生する。また従来のこの回路は複雑
であり、多くの回路素子を有しており、従つてメ
モリの半導体結晶上で比較的大きなスペースを占
める。
〔発明の目的〕
本発明の目的は、従来技術によるのと同じ原理
に基づいて構成するも、付加放電電流に対し永続
的に作動する電流源を用いず、従つてエネルギー
が熱となつて消費されるのを著しく減少せしめた
半導体メモリを提供せんとするにある。本発明の
他の目的は、比較的簡単で数個の素子のみを有
し、従つてわずかなスペースしか必要としない半
導体メモリを提供せんとするにある。
本発明は、行列マトリツクスに配置したメモリ
セルを有する半導体メモリであつて、各メモリセ
ルがエミツタ接続した２つのトランジスタを有
し、これらトランジスタのコレクタをベースに交
差接続し、マトリツクスの行中のメモリセルが第
１および第２の給電ライン間に互いに並列に接続
されており、第１給電ラインをライン選択電位或
いは休止電位にする為のスイツチング手段が第１
給電ラインに接続されており、給電ラインに接続
され各メモリセル内に記憶されたデータを維持す
る為の電流源が第２給電ラインに接続されてお
り、前記のスイツチング手段が第１トランジスタ
を具えており、該第１トランジスタのエミツタが
第１給電ラインに接続され、そのベースが第１給
電ラインをライン選択電位にする為の電圧パルス
を受けるようにし、前記のスイツチング手段が更
に、第１給電ラインをライン選択電位から休止電
位に放電させるか或いは第２給電ラインを放電さ
せる為の他のトランジスタを具えており、前記の
半導体メモリが更に、第１トランジスタのベース
における電圧パルスの終了を検出するとともに前
記の他のトランジスタを制御する検出手段を具え
ており、この目的の為に該検出手段が第１トラン
ジスタのベースに少くとも間接的に接続されてい
るようにした半導体メモリにおいて、前記の検出
手段が第２トランジスタを具え、該第２トランジ
スタのエミツタを第１給電ラインに接続し、該第
２トランジスタのベースを少くとも間接的に第１
トランジスタのベースに接続し、前記の他のトラ
ンジスタを前記の第２トランジスタのコレクタを
経て制御し、第１および第２トランジスタをそれ
ぞれ第１および第２の導電型としたことを特徴と
する。
給電ラインと第１トランジスタのベースとの間
に生じる電位差は第２トランジスタのベース−エ
ミツタ回路により検出され、これにより第２トラ
ンジスタが導通する。
第２トランジスタを流れる電流は他のトランジ
スタと称する第１導電型の少くとも１つのトラン
ジスタにより増幅される。得られた放電電流は第
１給電ライン或いは第２給電ラインのいずれかに
供給する。
従来技術に比べて本発明によれば、付加放電電
流がわずかな期間の間流れるだけであるという利
点が得られる。すなわち他のいかなる瞬時におい
ても、行が選択されているか休止状態にあるかに
かかわらず、第２トランジスタは非導通状態に維
持される。これにより、従来技術のメモリに比べ
てメモリ内のエネルギー消費を著しく減少せしめ
る。また本発明によれば、メモリ回路を集積化す
る半導体結晶上のスペースを節約しうる。その理
由は、本発明による回路は特にわずかな個数の素
子しか有さない為である。
第２トランジスタのエミツタは行の第１給電ラ
インに、従つて第１トランジスタのエミツタにも
接続するのが好ましい。休止状態において適当な
バイアス電圧を得る為には、電流源に接続されて
いる第２トランジスタのベースを、ダイオードと
第１導電型の第４トランジスタのエミツタ−ベー
ス通路とを（この順序で）経て第１トランジスタ
のベースにも接続し、この第４トランジスタのベ
ースおよびコレクタを第１トランジスタのベース
およびコレクタにそれぞれ接続する。前述したよ
うにダイオードは第２トランジスタのエミツタお
よびベース間に静的なバイアス電圧を設定する
為、第２トランジスタは導通状態に近い状態とな
り、従つて、給電ラインおよびメモリセルの行が
選択状態から非選択状態に切換わると第２トラン
ジスタは極めて迅速に導通状態となる。
所望の静的なバイアス電圧の設定を得る方法は
他にもあること明らかである。第２トランジスタ
のエミツタが行の第１給電ラインにも接続されて
おり、上述した例とはわずかに相違する回路の例
では、第２トランジスタのベースを電流源に且つ
第１導電型の第４トランジスタのエミツタにも接
続し、この第４トランジスタのベースを抵抗分圧
器のタツプに接続し、この抵抗分圧器の一端を第
１トランジスタのベースに接続し、この抵抗分圧
器の他端を第１導電型の前記の第１トランジスタ
のコレクタに接続する。
図面につき本発明を説明する。
第１図はメモリマトリツクスの１つの行に関す
る本発明によるメモリ回路の一部のみを示す。メ
モリのマトリツクスの行の各々に対し同じ回路を
用いる。列区分および読出し回路等のようなメモ
リの他の部分自体は既知であり、その説明は省略
する。
第１図のメモリマトリツクス行１０は既知のよ
うにして形成し、２つの給電ライン１１および１
２間に並列に接続された複数のメモリセル１３を
有する。本例ではメモリセル１３を構成が周知の
E.C.L型とする。この構成を、上記のメモリセル
を表わすブロツクの１つの中に示す。すなわち、
２つのエミツタを有しフリツプフロツプとして接
続されている２つのトランジスタがこれら２つの
エミツタのうちの第１のエミツタおよび共通抵抗
を経て第２の給電ライン１２に接続されている。
各トランジスタの第２のエミツタは列導線の一本
に接続されている。交差的に結合されているベー
スおよびコレクタは抵抗を経て第１の給電ライン
１１に接続されている。図面を簡潔とする為にメ
モリセル内には符号を付さなかつた。
第１給電ライン１１はpnp型トランジスタT1の
エミツタに接続する。このトランジスタを以後第
１トランジスタと称する。第１トランジスタT1
のコレクタは正電圧ライン１５に接続する。。第
１トランジスタT1のベースには給電ライン１１
の状態（選択された状態であるか休止状態である
か）を制御する電圧パルスを供給する。
第２給電ライン１２は線図的に示す電流源１６
に接続し、この電流源はセル１３に、これらセル
に記憶されているデータを維持するのに必要な電
流を供給する作用をする。
メモリセル１３の給電ライン１１および１２は
大地に対し比較的大きな電気的容量（キヤパシタ
ンス）を有している。関連の給電ライン１１およ
び１２と大地との間に接続したコンデンンサ１７
および１８によつて線図的に示すこの容量は、ラ
イン１１および１２が長くなればなる程およびセ
ル１３の個数が多くなればなる程大きくなる。給
電ライン１１が、選択された状態（第１トランジ
スタT1のベースに高電圧VHが印加された状態）
から休止状態（第１トランジスタT1のベースに
低電圧VBが印加されている状態）に転移する際、
第１トランジスタT1のベース側における電圧は
VHからVBに迅速に変化するも、ライン１１およ
び１２における電圧はコンデンサ１７および１８
の放電期間の為に第１トランジスタT1のベース
における電圧よりも著しくゆつくり変化する。従
つて、ライン１１の放電中第１トランジスタT1
のベースとそのエミツタとの間に動的な電位差が
生じる。この電位差は、本発明によるメモリ回路
における検出後に、ライン１１或いは１２の放電
を迅速にする為の瞬時電流を形成するのに用い
る。前述したように本発明によるメモリ回路は、
第２導電型（本例の場合pnp型）のトランジスタ
T2（以後第２トランジスタと称する）を具え、そ
のエミツタを行の給電ライン（本例の場合ライン
１１）に接続し、ベースを端子１９に接続し、こ
の端子を電流源４に接続するとともにトランジス
タT1のベースに間接的に接続し、トランジスタ
T2のコレクタを少くとも１つの他のnpn型トラン
ジスタT3を経て行１０の給電ライン１１或いは
１２に接続したことを特徴としている。第２トラ
ンジスタＴのコレクタはトランジスタT3のベー
スに接続する。トランジスタT3のエミツタは接
地しそのコレクタは点Ａでライン１１に接続す
る。或いはまた、トランジスタT3のコレクタは
給電ライン１１上の点Ａの代りに給電ライン１２
上の点Ｂに接続することができる。
更に、トランジスタT1およびT2のベース間の
接続は直接的でなく間接的とする。すなわちこの
接続は端子１９からダイオード２０（このダイオ
ードの陰極をこの端子１９に接続する）およびト
ランジスタT4（npn型）のベース−エミツタ接合
を経る接続とする。トランジスタT4のベースお
よびコレクタはトランジスタT1のベースおよび
コレクタにそれぞれ接続する。
ダイオード２０は第２トランジスタT2のベー
スおよびエミツタ間に適切なバイアス電圧を形成
するも、このバイアス電圧により、給電ライン１
１が休止電位を有する場合にこの第２トランジス
タT2を丁度導通せしめないように（導通状態の
直前の状態）する為に設けたものである。
第２トランジスタT2のベースは端子１９を経
て電流回路に接続する。この電流回路は、トラン
ジスタT1およびT4からの電流回路として、ダイ
オード２０および電流源４を有している。この電
流回路は給電ライン１１或いは１２に対して極め
て小さな容量を有している。従つて、トランジス
タT2のベースにおける電圧変化は殆んどトラン
ジスタT1のベースにおける電圧変化と同期し、
一方トランジスタT1およびT2のエミツタにおけ
るVHからVBへの電圧変化はコンデンサ１７およ
び１８の容量が大きい為に著しくゆつくりとな
る。
メモリセルのライン１１が選択されているか選
択されていない安定な作動状態にある場合は、ト
ランジスタT2のバイアス電圧をこのトランジス
タT2が丁度遮断状態となるような（導通状態の
直前の状態となるような）電圧とする。ライン１
１が選択信号を受けると（すなわち正電圧がトラ
ンジスタT1のベースに印加されると）、トランジ
スタT2のベースおよびエミツタにおける電圧が
ほぼ同時に増大し、最終的に互いに等しくなる
（実際にはトランジスタT2のエミツタ側で前述し
た容量比の為にわずかな遅延が常に正じ、この遅
延がトランジスタT2のバイアス電圧の減少に寄
与する）。従つてトランジスタT2は、ライン１１
が非選択状態から選択状態に転移する際に遮断状
態に維持される。VHがVBに変化する場合には上
述した状態と逆の状態が生じる。すなわちトラン
ジスタT2のベースにおける電圧は電気的な容量
に関する前述した理由の為にトランジスタT2の
エミツタにおける電圧減少よりも早く減少する。
従つてトランジスタT2のベース−エミツタダイ
オード（接合）の端子間電圧は増大し、この電圧
の増大によりこのトランジスタを急激に導通状態
とする。従つて電流がこのトランジスタT2を経
て流れ、トランジスタT3によつて増幅される。
トランジスタT3によつて増幅された電流は点Ａ
においてライン１１に或いは点Ｂにおいてライン
１２に供給され、これによりコンデンサ１７およ
び１８の放電を早める。放電処理が進行すると、
トランジスタT2のエミツタにおける電圧が減少
し、トランジスタT2のベースおよびエミツタ間
の電圧は直ちにこのトランジスタが再び遮断状態
となるような電圧になる。
付加放電電流は、このような電流を実際に必要
とする短かい期間中のみ存在することに注意する
必要がある。この点が、永続的に作動する放電電
流源を有し、セルの行がもはや選択されなくなる
瞬時に上記の電流源の電流がこの行に正しく切換
わつて与えられるようにした従来の回路における
作動と相違する点である。
図面にはプレーナpnp型トランジスタであるト
ランジスタT2を通る電流に対し１つのみの増幅
トランジスタT3を示してある。第２の増幅トラ
ンジスタを導入することによつては（このトラン
ジスタは必ずしもトランジスタT3と縦続接続す
る必要はない）、構成の簡単化に特徴のある回路
を殆んど複雑にすることはない。実際には、増幅
度が充分大きく集積回路に組み込んだ１つの増幅
トランジスタを用いれば充分であることを確かめ
た。
トランジスタT3のコレクタを給電ライン１１
上の点Ａに接続するか給電ライン１２上の点Ｂに
接続するかの選択は、この接続によつて回路の他
の点に得られる電圧或いは電流の波形や、一方の
場合或いは他方の場合に得られる放電速度のよう
な要因に応じて行なう。点Ａに接続すると放電速
度が極めて速くなる。放電速度はメモリの他の部
分のスイツチング速度に適合させるのが最良であ
る。
第２図は第１図の回路の一部分（第１図の−
線よりも左側の部分）の他の例を示す。本例で
は休止状態においてトランジスタT2にバイアス
電圧を異なるようにして与える。第２図の例では
トランジスタT1，T2，T3を第１図におけるのと
同様に相互接続する。電流源４は図示のように端
子１９に接続し、この端子１９はトランジスタ
T2のベースに接続する。しかし端子１９はnpn型
トランジスタT5のエミツタにも接続し、このト
ランジスタのコレクタは電圧ライン１５に接続す
る。トランジスタT5のベースは、２つの抵抗２
１および２２より成りトランジスタT1のベース
およびライン１５間に接続された分圧器のタツプ
に接続する。トランジスタＴのバイアス電圧の値
は抵抗２０および２１の値の比に依存すること明
らかである。この方法が特に、トランジスタT2
のバイアス電圧を制御し、付加放電電流を供給す
る瞬時および期間を決定するトランジスタT1の
ベース側およびエミツタ側間の容量比を調整する
方法である。
【図面の簡単な説明】
第１図は本発明によるメモリ回路を示す回路
図、第２図は第１図のメモリ回路の一部の変形例
を示す回路図である。 ４，１６……電流源、１０……メモリマトリツ
クス行、１１，１２……給電ライン、１３……メ
モリセル、１５……正電圧ライン。

Claims (1)

  1. 【特許請求の範囲】 １ 行列マトリツクスに配置したメモリセルを有
    する半導体メモリであつて、各メモリセルがエミ
    ツタ接続した２つのトランジスタを有し、これら
    トランジスタのコレクタをベースに交差接続し、
    マトリツクスの行中のメモリセルが第１および第
    ２の給電ライン間に互いに並列に接続されてお
    り、第１給電ラインをライン選択電位或いは休止
    電位にする為のスイツチング手段が第１給電ライ
    ンに接続されており、給電ラインに接続された各
    メモリセル内に記憶されたデータを維持する為の
    電流源が第２給電ラインに接続されており、前記
    のスイツチング手段が第１トランジスタを具えて
    おり、該第１トランジスタのエミツタが第１給電
    ラインに接続され、そのベースが第１給電ライン
    をライン選択電位にする為の電圧パルスを受ける
    ようにし、前記のスイツチング手段が更に、第１
    給電ラインをライン選択電位から休止電位に放電
    させるか或いは第２給電ラインを放電させる為の
    他のトランジスタを具えており、前記の半導体メ
    モリが更に、第１トランジスタのベースにおける
    電圧パルスの終了を検出するとともに前記の他の
    トランジスタを制御する検出手段を具えており、
    この目的の為に該検出手段が第１トランジスタの
    ベースに少くとも間接的に接続されているように
    した半導体メモリにおいて、前記の検出手段が第
    ２トランジスタを具え、該第２トランジスタのエ
    ミツタを第１給電ラインに接続し、該第２トラン
    ジスタのベースを少くとも間接的に第１トランジ
    スタのベースに接続し、前記の他のトランジスタ
    を前記の第２トランジスタのコレクタを経て制御
    し、第１および第２トランジスタをそれぞれ第１
    および第２の導電型としたことを特徴とする半導
    体メモリ。 ２ 特許請求の範囲１記載の半導体メモリにおい
    て、第２トランジスタのベースをダイオード２０
    および第４トランジスタT4のエミツタ−ベース
    接合を経て第１トランジスタのベースに接続し、
    前記の第４トランジスタを第１導電型とし、この
    第４トランジスタのベースおよびコレクタを第１
    トランジスタのベースおよびコレクタにそれぞれ
    接続し、前記のダイオード２０の陰極を第２トラ
    ンジスタT2のベースに接続し、第２トランジス
    タには電流源４をも接続したことを特徴とする半
    導体メモリ。 ３ 特許請求の範囲１記載の半導体メモリにおい
    て、第２トランジスタT2のベースを電流源４お
    よび第１導電型の第４トランジスタT5のエミツ
    タに接続し、第４トランジスタのコレクタを第１
    トランジスタT1のコレクタに接続し、第４トラ
    ンジスタのベースを、第１トランジスタT1のベ
    ースおよびコレクタ間に接続された分圧器２１，
    ２２に接続したことを特徴とする半導体メモリ。 ４ 特許請求の範囲１〜３のいずれか１つに記載
    の半導体メモリにおいて、第２トランジスタを
    pnp型のプレーナトランジスタとしたことを特徴
    とする半導体メモリ。
JP58030240A 1982-02-26 1983-02-26 半導体メモリ Granted JPS58175190A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8203237A FR2522432A1 (fr) 1982-02-26 1982-02-26 Procede pour obtenir la decharge rapide d'une rangee de matrice memoire, et circuit de decharge dynamique correspondant
FR8203237 1982-02-26

Publications (2)

Publication Number Publication Date
JPS58175190A JPS58175190A (ja) 1983-10-14
JPH0315280B2 true JPH0315280B2 (ja) 1991-02-28

Family

ID=9271390

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