JPH05299982A - リングオシレータ - Google Patents
リングオシレータInfo
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- JPH05299982A JPH05299982A JP10130492A JP10130492A JPH05299982A JP H05299982 A JPH05299982 A JP H05299982A JP 10130492 A JP10130492 A JP 10130492A JP 10130492 A JP10130492 A JP 10130492A JP H05299982 A JPH05299982 A JP H05299982A
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Abstract
(57)【要約】
【目的】 温度の変化と無関係に、常に一定の発振周期
を持つ出力を発生できるリングオシレータを得る。 【構成】 導電型の異なる一対のＭＯＳトランジスタ１
１、１２と、この一対のＭＯＳトランジスタ１１、１２
の少なくとも一方の主電極即ちドレイン又はソースと電
源端子の間に接続され、温度依存性がないか又は温度が
高くなるほど抵抗値が小さくなる抵抗素子１３又は１４
とを有するインバータ１Ａを奇数個備えるように構成す
る。
を持つ出力を発生できるリングオシレータを得る。 【構成】 導電型の異なる一対のＭＯＳトランジスタ１
１、１２と、この一対のＭＯＳトランジスタ１１、１２
の少なくとも一方の主電極即ちドレイン又はソースと電
源端子の間に接続され、温度依存性がないか又は温度が
高くなるほど抵抗値が小さくなる抵抗素子１３又は１４
とを有するインバータ１Ａを奇数個備えるように構成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、リングオシレータに
関し、特に例えば半導体装置内において、温度依存性の
ない一定周期の信号を得る場合、或は温度が高くなるほ
ど周期が短くなる信号を得る場合等に用いて好適なリン
グオシレータに関するものである。
関し、特に例えば半導体装置内において、温度依存性の
ない一定周期の信号を得る場合、或は温度が高くなるほ
ど周期が短くなる信号を得る場合等に用いて好適なリン
グオシレータに関するものである。
【０００２】
【従来の技術】図３は従来のリングオシレータを示す回
路図である。図において、１は入力信号を位相反転する
インバータ、２はインバータ１に接続され、その出力信
号を位相反転するインバータ、３は一方の入力端にイン
バータ２の出力信号が供給され、他方の入力端に外部か
らのタイマオン信号ＳTが供給されるＮＡＮＤ回路であ
って、このＮＡＮＤ回路３の出力信号がインバータ１の
入力側に帰還される。そして、リングオシレータの動
作、非動作は、ＮＡＮＤ回路３の他方の入力端に供給さ
れるリングオシレータの発振動作制御信号としてのタイ
マオン信号ＳTによって実質的に決定されるようになさ
れている。
路図である。図において、１は入力信号を位相反転する
インバータ、２はインバータ１に接続され、その出力信
号を位相反転するインバータ、３は一方の入力端にイン
バータ２の出力信号が供給され、他方の入力端に外部か
らのタイマオン信号ＳTが供給されるＮＡＮＤ回路であ
って、このＮＡＮＤ回路３の出力信号がインバータ１の
入力側に帰還される。そして、リングオシレータの動
作、非動作は、ＮＡＮＤ回路３の他方の入力端に供給さ
れるリングオシレータの発振動作制御信号としてのタイ
マオン信号ＳTによって実質的に決定されるようになさ
れている。
【０００３】図４は図３の具体回路の一例を示すもの
で、インバータ１はＰチャネル型ＭＯＳトランジスタ１
１とＮチャネル型ＭＯＳトランジスタ１２からなり、Ｐ
チャネル型ＭＯＳトランジスタ１１とＮチャネル型ＭＯ
Ｓトランジスタ１２の各ゲート及び各ドレインはそれぞ
れ共通接続され、Ｐチャネル型ＭＯＳ１１のソースは正
の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳトラ
ンジスタ１２のソースは接地される。
で、インバータ１はＰチャネル型ＭＯＳトランジスタ１
１とＮチャネル型ＭＯＳトランジスタ１２からなり、Ｐ
チャネル型ＭＯＳトランジスタ１１とＮチャネル型ＭＯ
Ｓトランジスタ１２の各ゲート及び各ドレインはそれぞ
れ共通接続され、Ｐチャネル型ＭＯＳ１１のソースは正
の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳトラ
ンジスタ１２のソースは接地される。
【０００４】インバータ２はＰチャネル型ＭＯＳトラン
ジスタ２１とＮチャネル型ＭＯＳトランジスタ２２から
なり、Ｐチャネル型ＭＯＳトランジスタ２１とＮチャネ
ル型ＭＯＳトランジスタ２２の各ゲート及び各ドレイン
はそれぞれ共通接続される。そして、上記各ゲートの共
通接続点が、Ｐチャネル型ＭＯＳトランジスタ１１とＮ
チャネル型ＭＯＳトランジスタ１２の各ドレインの共通
接続点に接続される。又、Ｐチャネル型ＭＯＳトランジ
スタ２１のソースは正の電源端子Ｖｃｃに接続され、Ｎ
チャネル型ＭＯＳトランジスタ２２のソースは接地され
る。
ジスタ２１とＮチャネル型ＭＯＳトランジスタ２２から
なり、Ｐチャネル型ＭＯＳトランジスタ２１とＮチャネ
ル型ＭＯＳトランジスタ２２の各ゲート及び各ドレイン
はそれぞれ共通接続される。そして、上記各ゲートの共
通接続点が、Ｐチャネル型ＭＯＳトランジスタ１１とＮ
チャネル型ＭＯＳトランジスタ１２の各ドレインの共通
接続点に接続される。又、Ｐチャネル型ＭＯＳトランジ
スタ２１のソースは正の電源端子Ｖｃｃに接続され、Ｎ
チャネル型ＭＯＳトランジスタ２２のソースは接地され
る。
【０００５】ＮＡＮＤ回路３はＰチャネル型ＭＯＳトラ
ンジスタ３１、３２とＮチャネル型ＭＯＳトランジスタ
３３、３４からなり、Ｐチャネル型ＭＯＳトランジスタ
３１とＮチャネル型ＭＯＳトランジスタ３３の各ゲート
及び各ドレインはそれぞれ共通接続され、そして、上記
各ゲートの共通接続点が、Ｐチャネル型ＭＯＳトランジ
スタ２１とＮチャネル型ＭＯＳトランジスタ２２の各ド
レインの共通接続点に接続される。
ンジスタ３１、３２とＮチャネル型ＭＯＳトランジスタ
３３、３４からなり、Ｐチャネル型ＭＯＳトランジスタ
３１とＮチャネル型ＭＯＳトランジスタ３３の各ゲート
及び各ドレインはそれぞれ共通接続され、そして、上記
各ゲートの共通接続点が、Ｐチャネル型ＭＯＳトランジ
スタ２１とＮチャネル型ＭＯＳトランジスタ２２の各ド
レインの共通接続点に接続される。
【０００６】又、Ｐチャネル型ＭＯＳトランジスタ３１
のソースは正の電源端子Ｖｃｃに接続され、Ｎチャネル
型ＭＯＳトランジスタ３３のソースは、Ｎチャネル型Ｍ
ＯＳトランジスタ３４のソース−ドレインを介して接地
される。又、Ｐチャネル型ＭＯＳトランジスタ３２のソ
ース−ドレインはＰチャネル型ＭＯＳトランジスタ３１
のソース−ドレインに並列接続され、Ｐチャネル型ＭＯ
Ｓトランジスタ３１とＮチャネル型ＭＯＳトランジスタ
３３の各ドレインの共通接続点が、Ｐチャネル型ＭＯＳ
トランジスタ１１とＮチャネル型ＭＯＳトランジスタ１
２の各ゲートの共通点に接続される。そして、Ｐチャネ
ル型ＭＯＳトランジスタ３２とＮチャネル型ＭＯＳトラ
ンジスタ３４のゲートにタイマオン信号ＳTが供給され
るようになされている。
のソースは正の電源端子Ｖｃｃに接続され、Ｎチャネル
型ＭＯＳトランジスタ３３のソースは、Ｎチャネル型Ｍ
ＯＳトランジスタ３４のソース−ドレインを介して接地
される。又、Ｐチャネル型ＭＯＳトランジスタ３２のソ
ース−ドレインはＰチャネル型ＭＯＳトランジスタ３１
のソース−ドレインに並列接続され、Ｐチャネル型ＭＯ
Ｓトランジスタ３１とＮチャネル型ＭＯＳトランジスタ
３３の各ドレインの共通接続点が、Ｐチャネル型ＭＯＳ
トランジスタ１１とＮチャネル型ＭＯＳトランジスタ１
２の各ゲートの共通点に接続される。そして、Ｐチャネ
ル型ＭＯＳトランジスタ３２とＮチャネル型ＭＯＳトラ
ンジスタ３４のゲートにタイマオン信号ＳTが供給され
るようになされている。
【０００７】次に、図４の動作について、図５を参照し
ながら説明する。今、Ｐチャネル型ＭＯＳトランジスタ
３２とＮチャネル型ＭＯＳトランジスタ３４のゲートに
供給されるタイマオン信号ＳTが図５（ａ）に示すよう
に、ローレベルのときは、Ｐチャネル型ＭＯＳトランジ
スタ３２がオン、Ｎチャネル型ＭＯＳトランジスタ３４
がオフしてリングオシレータは非動作状態にあり、この
ときインバータ１、２及びＮＡＮＤ回路３の各出力信号
Ｓ2、Ｓ3及びＳ1は、それぞれ図５（ｃ）、（ｄ）及び
（ｂ）に示すように、常にローレベル、ハイレベル及び
ハイレベルとなっている。
ながら説明する。今、Ｐチャネル型ＭＯＳトランジスタ
３２とＮチャネル型ＭＯＳトランジスタ３４のゲートに
供給されるタイマオン信号ＳTが図５（ａ）に示すよう
に、ローレベルのときは、Ｐチャネル型ＭＯＳトランジ
スタ３２がオン、Ｎチャネル型ＭＯＳトランジスタ３４
がオフしてリングオシレータは非動作状態にあり、この
ときインバータ１、２及びＮＡＮＤ回路３の各出力信号
Ｓ2、Ｓ3及びＳ1は、それぞれ図５（ｃ）、（ｄ）及び
（ｂ）に示すように、常にローレベル、ハイレベル及び
ハイレベルとなっている。
【０００８】次に、Ｐチャネル型ＭＯＳトランジスタ３
２とＮチャネル型ＭＯＳトランジスタ３４のゲートに供
給されるタイマオン信号ＳTが図５（ａ）に示すよう
に、ハイレベルになると、Ｐチャネル型ＭＯＳトランジ
スタ３２がオフ、Ｎチャネル型ＭＯＳトランジスタ３４
がオンしてリングオシレータは動作状態になる。そし
て、このタイマオン信号ＳTの立ち上がりにほぼ同期し
て信号Ｓ1が図５（ｂ）に示すようにローレベルになる
と、インバータ１のＰチャネル型ＭＯＳトランジスタ１
１がオン、Ｎチャネル型ＭＯＳトランジスタ１２がオフ
してインバータ１の出力側に図５（ｃ）に示すようなハ
イレベルの出力信号Ｓ2が得られる。
２とＮチャネル型ＭＯＳトランジスタ３４のゲートに供
給されるタイマオン信号ＳTが図５（ａ）に示すよう
に、ハイレベルになると、Ｐチャネル型ＭＯＳトランジ
スタ３２がオフ、Ｎチャネル型ＭＯＳトランジスタ３４
がオンしてリングオシレータは動作状態になる。そし
て、このタイマオン信号ＳTの立ち上がりにほぼ同期し
て信号Ｓ1が図５（ｂ）に示すようにローレベルになる
と、インバータ１のＰチャネル型ＭＯＳトランジスタ１
１がオン、Ｎチャネル型ＭＯＳトランジスタ１２がオフ
してインバータ１の出力側に図５（ｃ）に示すようなハ
イレベルの出力信号Ｓ2が得られる。
【０００９】この出力信号Ｓ2は次段のインバータ２に
供給され、これによりインバータ２のＰチャネル型ＭＯ
Ｓトランジスタ２１がオフ、Ｎチャネル型ＭＯＳトラン
ジスタ２２がオンしてインバータ２の出力側に図５
（ｄ）に示すようなローレベルの出力信号Ｓ3が得られ
る。この出力信号Ｓ3は次段のＮＡＮＤ回路３に供給さ
れ、これによりＮＡＮＤ３のＰチャネル型ＭＯＳトラン
ジスタ３１がオン、Ｎチャネル型ＭＯＳトランジスタ３
３がオフしてＮＡＮＤ回路３の出力側に図５（ｂ）に示
すようなハイレベルの出力信号Ｓ1が得られる。このよ
うに、信号Ｓ1、Ｓ2、Ｓ3がそれぞれの変化を伝達し、
一定の周期にてハイレベル、ローレベルを繰り返す。こ
の状態をリングオシレータの発振（動作状態）という。
供給され、これによりインバータ２のＰチャネル型ＭＯ
Ｓトランジスタ２１がオフ、Ｎチャネル型ＭＯＳトラン
ジスタ２２がオンしてインバータ２の出力側に図５
（ｄ）に示すようなローレベルの出力信号Ｓ3が得られ
る。この出力信号Ｓ3は次段のＮＡＮＤ回路３に供給さ
れ、これによりＮＡＮＤ３のＰチャネル型ＭＯＳトラン
ジスタ３１がオン、Ｎチャネル型ＭＯＳトランジスタ３
３がオフしてＮＡＮＤ回路３の出力側に図５（ｂ）に示
すようなハイレベルの出力信号Ｓ1が得られる。このよ
うに、信号Ｓ1、Ｓ2、Ｓ3がそれぞれの変化を伝達し、
一定の周期にてハイレベル、ローレベルを繰り返す。こ
の状態をリングオシレータの発振（動作状態）という。
【００１０】図６は図４のような構成をなす従来のリン
グオシレータにおける発振周期の温度依存性のシミュレ
ーション結果を示すものである。ここで、各インバータ
のＭＯＳトランジスタのサイズは、Ｐチャネル型ＭＯＳ
トランジスタのゲート長が６０μｍ、ゲート幅が４μ
ｍ、Ｎチャネル型ＭＯＳトランジスタのゲート長が１２
０μｍ、ゲート幅が４μｍ、電源電圧Ｖｃｃが５Ｖでの
シミュレーション結果である。
グオシレータにおける発振周期の温度依存性のシミュレ
ーション結果を示すものである。ここで、各インバータ
のＭＯＳトランジスタのサイズは、Ｐチャネル型ＭＯＳ
トランジスタのゲート長が６０μｍ、ゲート幅が４μ
ｍ、Ｎチャネル型ＭＯＳトランジスタのゲート長が１２
０μｍ、ゲート幅が４μｍ、電源電圧Ｖｃｃが５Ｖでの
シミュレーション結果である。
【００１１】この結果より、温度が０°Ｃから８０°Ｃ
まで変化すると、リングオシレータの発振周期が５．６
３μｓ〜８．０５μｓと大きく変化していることが分か
る。つまり、例えば８０°Ｃより低いある特定の温度に
おける信号Ｓ1〜Ｓ3の周期が図５に示すようなものであ
るとすると、これらの信号Ｓ1〜Ｓ3の周期は、温度が８
０°Ｃに向かって上昇するに従って、長くなることにな
る。
まで変化すると、リングオシレータの発振周期が５．６
３μｓ〜８．０５μｓと大きく変化していることが分か
る。つまり、例えば８０°Ｃより低いある特定の温度に
おける信号Ｓ1〜Ｓ3の周期が図５に示すようなものであ
るとすると、これらの信号Ｓ1〜Ｓ3の周期は、温度が８
０°Ｃに向かって上昇するに従って、長くなることにな
る。
【００１２】
【発明が解決しようとする課題】従来のリングオシレー
タは以上のように構成されているので、インバータ及び
ＮＡＮＤ回路を構成するＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＭＯＳトランジスタの温度依存性に
よりリングオシレータの発振周期が変化してしまい、特
に例えばＤＲＡＭのリフレッシュ用としてこのリングオ
シレータの発振周期を利用した場合、温度が高くなるほ
どリフレッシュ特性の周期が長くなってしまい、リフレ
ッシュ特性が温度が高くなるほど悪くなるのに対し、不
利に働いてしまうという問題点があった。
タは以上のように構成されているので、インバータ及び
ＮＡＮＤ回路を構成するＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＭＯＳトランジスタの温度依存性に
よりリングオシレータの発振周期が変化してしまい、特
に例えばＤＲＡＭのリフレッシュ用としてこのリングオ
シレータの発振周期を利用した場合、温度が高くなるほ
どリフレッシュ特性の周期が長くなってしまい、リフレ
ッシュ特性が温度が高くなるほど悪くなるのに対し、不
利に働いてしまうという問題点があった。
【００１３】この発明はこのような問題点を解決するた
めになされたもので、発振周期に対する温度依存性がほ
とんどないか、或は温度が高くなるほど発振周期が短く
なるリングオシレータを得ることを目的とする。
めになされたもので、発振周期に対する温度依存性がほ
とんどないか、或は温度が高くなるほど発振周期が短く
なるリングオシレータを得ることを目的とする。
【００１４】
【課題を解決するための手段】請求項１の発明に係るリ
ングオシレータは、導電型の異なる一対のトランジスタ
と、この一対のトランジスタの少なくとも一方の主電極
と電源端子の間に接続され、温度依存性がないか又は温
度が高くなるほど抵抗値が小さくなる抵抗素子とを有す
るインバータを奇数個備えたものである。
ングオシレータは、導電型の異なる一対のトランジスタ
と、この一対のトランジスタの少なくとも一方の主電極
と電源端子の間に接続され、温度依存性がないか又は温
度が高くなるほど抵抗値が小さくなる抵抗素子とを有す
るインバータを奇数個備えたものである。
【００１５】請求項２の発明に係るリングオシレータ
は、導電型の異なる一対のトランジスタと、この一対の
トランジスタの少なくとも一方の主電極と電源端子の間
に接続され、温度が高くなるほど抵抗値が小さくなるか
又は温度が高くなるほど抵抗値が小さくなりかつその抵
抗値の上記トランジスタのオン抵抗に対する割合いが大
きな抵抗素子とを有するインバータを奇数個備えたもの
である。
は、導電型の異なる一対のトランジスタと、この一対の
トランジスタの少なくとも一方の主電極と電源端子の間
に接続され、温度が高くなるほど抵抗値が小さくなるか
又は温度が高くなるほど抵抗値が小さくなりかつその抵
抗値の上記トランジスタのオン抵抗に対する割合いが大
きな抵抗素子とを有するインバータを奇数個備えたもの
である。
【００１６】
【作用】請求項１の発明においては、抵抗素子の抵抗値
に対してトランジスタのオン抵抗が無視できない程度の
ものであるときには、本来トランジスタのオン抵抗が、
温度の上昇に伴って大きくなる性質を持っているので、
このような場合には、各抵抗素子として温度が高くなる
ほど抵抗値が小さくなるような特性を示すものを用い
る。又、抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できる程度のものであるときには、回路の温
度依存性は、実質的に抵抗素子温度依存性で決まるの
で、このような場合には、抵抗素子としては温度依存性
のないものを使用する。これにより、いずれの場合も、
温度の変化と無関係に、常に一定の発振周期を持つ出力
を発生できるリングオシレータを得ることができ。
に対してトランジスタのオン抵抗が無視できない程度の
ものであるときには、本来トランジスタのオン抵抗が、
温度の上昇に伴って大きくなる性質を持っているので、
このような場合には、各抵抗素子として温度が高くなる
ほど抵抗値が小さくなるような特性を示すものを用い
る。又、抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できる程度のものであるときには、回路の温
度依存性は、実質的に抵抗素子温度依存性で決まるの
で、このような場合には、抵抗素子としては温度依存性
のないものを使用する。これにより、いずれの場合も、
温度の変化と無関係に、常に一定の発振周期を持つ出力
を発生できるリングオシレータを得ることができ。
【００１７】又、請求項２の発明においては、抵抗素子
の抵抗値に対してトランジスタのオン抵抗が無視できる
程度のものであるときに、抵抗素子として温度が高くな
るほど抵抗値が小さくなるような特性を示すものを用い
る。或は抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できない程度のものであるときに、抵抗素子
として温度が高くなるほど抵抗値が小さくなるような特
性を示すものを用い、その際に抵抗素子の値のトランジ
スタのオン抵抗に対する割合いを大きくする。これによ
り、いずれの場合も、温度が高くなるほど発振周期が短
くなる出力を発生できるリングオシレータを得ることが
できる。
の抵抗値に対してトランジスタのオン抵抗が無視できる
程度のものであるときに、抵抗素子として温度が高くな
るほど抵抗値が小さくなるような特性を示すものを用い
る。或は抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できない程度のものであるときに、抵抗素子
として温度が高くなるほど抵抗値が小さくなるような特
性を示すものを用い、その際に抵抗素子の値のトランジ
スタのオン抵抗に対する割合いを大きくする。これによ
り、いずれの場合も、温度が高くなるほど発振周期が短
くなる出力を発生できるリングオシレータを得ることが
できる。
【００１８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例を示す回路
図であり、図４と対応する部分には同一符号を付し、そ
の詳細説明を省略する。図１において、１Ａは入力信号
を位相反転するインバータ、２Ａはインバータ１Ａに接
続され、その出力信号を位相反転するインバータ、３Ａ
は一方の入力端にインバータ２Ａの出力信号が供給さ
れ、他方の入力端に外部からのタイマオン信号ＳTが供
給されるＮＡＮＤ回路であって、このＮＡＮＤ回路３Ａ
の出力信号がインバータ１Ａの入力側に帰還される。そ
して、リングオシレータの動作、非動作は、ＮＡＮＤ回
路３Ａの他方の入力端に供給されるリングオシレータの
発振動作制御信号としてのタイマオン信号ＳTによって
実質的に決定されるようになされている。
ついて説明する。図１はこの発明の一実施例を示す回路
図であり、図４と対応する部分には同一符号を付し、そ
の詳細説明を省略する。図１において、１Ａは入力信号
を位相反転するインバータ、２Ａはインバータ１Ａに接
続され、その出力信号を位相反転するインバータ、３Ａ
は一方の入力端にインバータ２Ａの出力信号が供給さ
れ、他方の入力端に外部からのタイマオン信号ＳTが供
給されるＮＡＮＤ回路であって、このＮＡＮＤ回路３Ａ
の出力信号がインバータ１Ａの入力側に帰還される。そ
して、リングオシレータの動作、非動作は、ＮＡＮＤ回
路３Ａの他方の入力端に供給されるリングオシレータの
発振動作制御信号としてのタイマオン信号ＳTによって
実質的に決定されるようになされている。
【００１９】インバータ１ＡはＰチャネル型ＭＯＳトラ
ンジスタ１１と、Ｎチャネル型ＭＯＳトランジスタ１２
と、温度依存性がほとんどないか、或は温度が高くなる
ほど抵抗値が小さくなるような特性を示す抵抗素子１３
及び１４からなり、Ｐチャネル型ＭＯＳトランジスタ１
１とＮチャネル型ＭＯＳトランジスタ１２の各ゲート及
び各ドレインはそれぞれ共通接続される。そして、Ｐチ
ャネル型ＭＯＳ１１のソースは抵抗素子１３を介して正
の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳトラ
ンジスタ１２のソースは抵抗素子１４を介して接地され
る。
ンジスタ１１と、Ｎチャネル型ＭＯＳトランジスタ１２
と、温度依存性がほとんどないか、或は温度が高くなる
ほど抵抗値が小さくなるような特性を示す抵抗素子１３
及び１４からなり、Ｐチャネル型ＭＯＳトランジスタ１
１とＮチャネル型ＭＯＳトランジスタ１２の各ゲート及
び各ドレインはそれぞれ共通接続される。そして、Ｐチ
ャネル型ＭＯＳ１１のソースは抵抗素子１３を介して正
の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳトラ
ンジスタ１２のソースは抵抗素子１４を介して接地され
る。
【００２０】インバータ２ＡはＰチャネル型ＭＯＳトラ
ンジスタ２１と、Ｎチャネル型ＭＯＳトランジスタ２２
と、温度依存性がほとんどないか、或は温度が高くなる
ほど抵抗値が小さくなるような特性を示す抵抗素子２３
及び２４からなり、Ｐチャネル型ＭＯＳトランジスタ２
１とＮチャネル型ＭＯＳトランジスタ２２の各ゲート及
び各ドレインはそれぞれ共通接続される。そして、上記
各ゲートの共通接続点が、Ｐチャネル型ＭＯＳトランジ
スタ１１とＮチャネル型ＭＯＳトランジスタ１２の各ド
レインの共通接続点に接続される。又、Ｐチャネル型Ｍ
ＯＳトランジスタ２１のソースは抵抗素子２３を介して
正の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳト
ランジスタ２２のソースは抵抗素子２４を介して接地さ
れる。
ンジスタ２１と、Ｎチャネル型ＭＯＳトランジスタ２２
と、温度依存性がほとんどないか、或は温度が高くなる
ほど抵抗値が小さくなるような特性を示す抵抗素子２３
及び２４からなり、Ｐチャネル型ＭＯＳトランジスタ２
１とＮチャネル型ＭＯＳトランジスタ２２の各ゲート及
び各ドレインはそれぞれ共通接続される。そして、上記
各ゲートの共通接続点が、Ｐチャネル型ＭＯＳトランジ
スタ１１とＮチャネル型ＭＯＳトランジスタ１２の各ド
レインの共通接続点に接続される。又、Ｐチャネル型Ｍ
ＯＳトランジスタ２１のソースは抵抗素子２３を介して
正の電源端子Ｖｃｃに接続され、Ｎチャネル型ＭＯＳト
ランジスタ２２のソースは抵抗素子２４を介して接地さ
れる。
【００２１】ＮＡＮＤ回路３ＡはＰチャネル型ＭＯＳト
ランジスタ３１、３２と、Ｎチャネル型ＭＯＳトランジ
スタ３３、３４と、温度依存性がほとんどないか、或は
温度が高くなるほど抵抗値が小さくなるような特性を示
す抵抗素子３５及び３５からなり、Ｐチャネル型ＭＯＳ
トランジスタ３１とＮチャネル型ＭＯＳトランジスタ３
３の各ゲート及び各ドレインはそれぞれ共通接続され
る。そして、上記各ゲートの共通接続点が、Ｐチャネル
型ＭＯＳトランジスタ２１とＮチャネル型ＭＯＳトラン
ジスタ２２の各ドレインの共通接続点に接続される。
ランジスタ３１、３２と、Ｎチャネル型ＭＯＳトランジ
スタ３３、３４と、温度依存性がほとんどないか、或は
温度が高くなるほど抵抗値が小さくなるような特性を示
す抵抗素子３５及び３５からなり、Ｐチャネル型ＭＯＳ
トランジスタ３１とＮチャネル型ＭＯＳトランジスタ３
３の各ゲート及び各ドレインはそれぞれ共通接続され
る。そして、上記各ゲートの共通接続点が、Ｐチャネル
型ＭＯＳトランジスタ２１とＮチャネル型ＭＯＳトラン
ジスタ２２の各ドレインの共通接続点に接続される。
【００２２】又、Ｐチャネル型ＭＯＳトランジスタ３１
のソースは抵抗素子３５を介して正の電源端子Ｖｃｃに
接続され、Ｎチャネル型ＭＯＳトランジスタ３３のソー
スは、Ｎチャネル型ＭＯＳトランジスタ３４のソース−
ドレインと抵抗素子３６を介して接地される。又、Ｐチ
ャネル型ＭＯＳトランジスタ３２のソース−ドレインは
Ｐチャネル型ＭＯＳトランジスタ３１のソース−ドレイ
ンに並列接続され、Ｐチャネル型ＭＯＳトランジスタ３
１とＮチャネル型ＭＯＳトランジスタ３３の各ドレイン
の共通接続点が、Ｐチャネル型ＭＯＳトランジスタ１１
とＮチャネル型ＭＯＳトランジスタ１２の各ゲートの共
通点に接続される。そして、Ｐチャネル型ＭＯＳトラン
ジスタ３２とＮチャネル型ＭＯＳトランジスタ３４のゲ
ートにリングオシレータの発振動作制御信号としてのタ
イマオン信号ＳTが供給されるようになされている。
のソースは抵抗素子３５を介して正の電源端子Ｖｃｃに
接続され、Ｎチャネル型ＭＯＳトランジスタ３３のソー
スは、Ｎチャネル型ＭＯＳトランジスタ３４のソース−
ドレインと抵抗素子３６を介して接地される。又、Ｐチ
ャネル型ＭＯＳトランジスタ３２のソース−ドレインは
Ｐチャネル型ＭＯＳトランジスタ３１のソース−ドレイ
ンに並列接続され、Ｐチャネル型ＭＯＳトランジスタ３
１とＮチャネル型ＭＯＳトランジスタ３３の各ドレイン
の共通接続点が、Ｐチャネル型ＭＯＳトランジスタ１１
とＮチャネル型ＭＯＳトランジスタ１２の各ゲートの共
通点に接続される。そして、Ｐチャネル型ＭＯＳトラン
ジスタ３２とＮチャネル型ＭＯＳトランジスタ３４のゲ
ートにリングオシレータの発振動作制御信号としてのタ
イマオン信号ＳTが供給されるようになされている。
【００２３】尚、本実施例では、各抵抗素子の抵抗値に
対してＭＯＳトランジスタのオン抵抗が無視できない程
度のものであるときには、本来ＭＯＳトランジスタのオ
ン抵抗が、温度の上昇に伴って大きくなる性質を持って
いるので、このような場合には、各抵抗素子として温度
が高くなるほど抵抗値が小さくなるような特性を示すも
のを用い、又、各抵抗素子の抵抗値に対してＭＯＳトラ
ンジスタのオン抵抗が無視できる程度のものであるとき
には、回路の温度依存性は、実質的に抵抗素子温度依存
性で決まるので、このような場合には、各抵抗素子とし
ては温度依存性の無いものを使用するものとする。ここ
で、温度が高くなるほど抵抗値が小さくなるような特性
を示す抵抗素子としては、例えばポリシリコン又はポリ
サイドから成る抵抗素子が考えられる。
対してＭＯＳトランジスタのオン抵抗が無視できない程
度のものであるときには、本来ＭＯＳトランジスタのオ
ン抵抗が、温度の上昇に伴って大きくなる性質を持って
いるので、このような場合には、各抵抗素子として温度
が高くなるほど抵抗値が小さくなるような特性を示すも
のを用い、又、各抵抗素子の抵抗値に対してＭＯＳトラ
ンジスタのオン抵抗が無視できる程度のものであるとき
には、回路の温度依存性は、実質的に抵抗素子温度依存
性で決まるので、このような場合には、各抵抗素子とし
ては温度依存性の無いものを使用するものとする。ここ
で、温度が高くなるほど抵抗値が小さくなるような特性
を示す抵抗素子としては、例えばポリシリコン又はポリ
サイドから成る抵抗素子が考えられる。
【００２４】次に、動作について説明する。リングオシ
レータが発振する基本動作は、従来例と同様であるの
で、その説明を省略する。本実施例では、上述のごと
く、ＭＯＳトランジスタ１１と１２、２１と２２の各ソ
ースにそれぞれ抵抗素子１３と１４、２３と２４が接続
され、又、ＭＯＳトランジスタ３１のソースに抵抗素子
３５が接続されると共にＭＯＳトランジスタ３３のソー
スにＭＯＳトランジスタ３４を介して抵抗素子３６が接
続されているため、各抵抗素子の抵抗値に対してＭＯＳ
トランジスタのオン抵抗が無視できない程度のものであ
るときには、各ＭＯＳトランジスタのオン抵抗が温度の
上昇に伴って大きくなっても、各抵抗素子の抵抗値が温
度の上昇に伴って小さくなるので、各ＭＯＳトランジス
タの持つ温度依存性は、それぞれ対応する抵抗素子の持
つ温度依存性により実質的に相殺され、回路全体として
は温度依存性の無いものになる。この結果、インバータ
１Ａ、２Ａ及びＮＡＮＤ回路３Ａの各出力の周期は、温
度と無関係に、常に一定となる。
レータが発振する基本動作は、従来例と同様であるの
で、その説明を省略する。本実施例では、上述のごと
く、ＭＯＳトランジスタ１１と１２、２１と２２の各ソ
ースにそれぞれ抵抗素子１３と１４、２３と２４が接続
され、又、ＭＯＳトランジスタ３１のソースに抵抗素子
３５が接続されると共にＭＯＳトランジスタ３３のソー
スにＭＯＳトランジスタ３４を介して抵抗素子３６が接
続されているため、各抵抗素子の抵抗値に対してＭＯＳ
トランジスタのオン抵抗が無視できない程度のものであ
るときには、各ＭＯＳトランジスタのオン抵抗が温度の
上昇に伴って大きくなっても、各抵抗素子の抵抗値が温
度の上昇に伴って小さくなるので、各ＭＯＳトランジス
タの持つ温度依存性は、それぞれ対応する抵抗素子の持
つ温度依存性により実質的に相殺され、回路全体として
は温度依存性の無いものになる。この結果、インバータ
１Ａ、２Ａ及びＮＡＮＤ回路３Ａの各出力の周期は、温
度と無関係に、常に一定となる。
【００２５】又、各抵抗素子の抵抗値に対してＭＯＳト
ランジスタのオン抵抗が無視できる程度のものであると
きには、上述のごとく各抵抗素子は温度依存性の無いも
のを使用するので、回路全体としては温度依存性の無い
ものになる。この結果、この場合も、インバータ１Ａ、
２Ａ及びＮＡＮＤ回路３Ａの各出力の周期は、温度と無
関係に、常に一定となる。
ランジスタのオン抵抗が無視できる程度のものであると
きには、上述のごとく各抵抗素子は温度依存性の無いも
のを使用するので、回路全体としては温度依存性の無い
ものになる。この結果、この場合も、インバータ１Ａ、
２Ａ及びＮＡＮＤ回路３Ａの各出力の周期は、温度と無
関係に、常に一定となる。
【００２６】図２は図１のような回路構成をとるリング
オシレータの温度依存性のシミュレーション結果を示す
図である。図２において、波形ａは例えば温度０°Ｃに
於ける信号Ｓ3の波形の推移を表し、波形ｂは例えば温
度２７°Ｃ及び８０°Ｃに於ける信号Ｓ3の波形の推移
を表し、これより、信号Ｓ3の周期には、温度０°Ｃ、
２７°Ｃ及び８０°Ｃの３点でほとんど差が無いことが
分かる。又、このシミュレーションは、図示せずも、他
の信号Ｓ1、Ｓ2についても同様の結果が得られた。
オシレータの温度依存性のシミュレーション結果を示す
図である。図２において、波形ａは例えば温度０°Ｃに
於ける信号Ｓ3の波形の推移を表し、波形ｂは例えば温
度２７°Ｃ及び８０°Ｃに於ける信号Ｓ3の波形の推移
を表し、これより、信号Ｓ3の周期には、温度０°Ｃ、
２７°Ｃ及び８０°Ｃの３点でほとんど差が無いことが
分かる。又、このシミュレーションは、図示せずも、他
の信号Ｓ1、Ｓ2についても同様の結果が得られた。
【００２７】このように、本実施例では、温度の変化と
無関係に、常に一定の発振周期を持つ出力を発生できる
リングオシレータを得ることができ、例えばチャージポ
ンプを使用したＤＲＡＭの基準電位発生回路等に用いて
有用である。
無関係に、常に一定の発振周期を持つ出力を発生できる
リングオシレータを得ることができ、例えばチャージポ
ンプを使用したＤＲＡＭの基準電位発生回路等に用いて
有用である。
【００２８】実施例２．又、上記実施例１において、各
抵抗素子の抵抗値に対してＭＯＳトランジスタのオン抵
抗が無視できる程度のものであるときに、各抵抗素子と
して温度が高くなるほど抵抗値が小さくなるような特性
を示すものを用いてもよく、或は各抵抗素子の抵抗値に
対してＭＯＳトランジスタのオン抵抗が無視できない程
度のものであるときに、各抵抗素子として温度が高くな
るほど抵抗値が小さくなるような特性を示すものを用
い、その際に各抵抗素子の値のＭＯＳトランジスタのオ
ン抵抗に対する割合いを大きくしてもよい。
抵抗素子の抵抗値に対してＭＯＳトランジスタのオン抵
抗が無視できる程度のものであるときに、各抵抗素子と
して温度が高くなるほど抵抗値が小さくなるような特性
を示すものを用いてもよく、或は各抵抗素子の抵抗値に
対してＭＯＳトランジスタのオン抵抗が無視できない程
度のものであるときに、各抵抗素子として温度が高くな
るほど抵抗値が小さくなるような特性を示すものを用
い、その際に各抵抗素子の値のＭＯＳトランジスタのオ
ン抵抗に対する割合いを大きくしてもよい。
【００２９】このような抵抗素子を用いることにより、
本実施例では、いずれの場合も温度が高くなるほど発振
周期が短くなる出力を発生できるリングオシレータを得
ることができ、特に温度が高くなるほどリフレッシュの
周期を短くする必要がある半導体装置、例えばＤＲＡＭ
等のリフレッシュに用いて有用である。
本実施例では、いずれの場合も温度が高くなるほど発振
周期が短くなる出力を発生できるリングオシレータを得
ることができ、特に温度が高くなるほどリフレッシュの
周期を短くする必要がある半導体装置、例えばＤＲＡＭ
等のリフレッシュに用いて有用である。
【００３０】尚、上記各実施例では、ＭＯＳトランジス
タの全てに対して抵抗素子を挿入する場合に付いて説明
したが、回路全体で所定の温度依存性に対して、所望の
周期が得られれば、全てのＭＯＳトランジスタに抵抗素
子を挿入しなくてもよい。又、ＮＡＮＤ回路の代わりに
ＮＯＲ回路を用いてもよい。
タの全てに対して抵抗素子を挿入する場合に付いて説明
したが、回路全体で所定の温度依存性に対して、所望の
周期が得られれば、全てのＭＯＳトランジスタに抵抗素
子を挿入しなくてもよい。又、ＮＡＮＤ回路の代わりに
ＮＯＲ回路を用いてもよい。
【００３１】
【発明の効果】以上のように請求項１の発明によれば、
導電型の異なる一対のトランジスタと、この一対のトラ
ンジスタの少なくとも一方の主電極と電源端子の間に接
続され、温度依存性がないか又は温度が高くなるほど抵
抗値が小さくなる抵抗素子とを有するインバータを奇数
個備えたので、温度の変化と無関係に、常に一定の発振
周期を持つ出力を発生できるリングオシレータを得るこ
とができ、例えばチャージポンプを使用したＤＲＡＭの
基準電位発生回路等に用いて有用であるという効果があ
る。
導電型の異なる一対のトランジスタと、この一対のトラ
ンジスタの少なくとも一方の主電極と電源端子の間に接
続され、温度依存性がないか又は温度が高くなるほど抵
抗値が小さくなる抵抗素子とを有するインバータを奇数
個備えたので、温度の変化と無関係に、常に一定の発振
周期を持つ出力を発生できるリングオシレータを得るこ
とができ、例えばチャージポンプを使用したＤＲＡＭの
基準電位発生回路等に用いて有用であるという効果があ
る。
【００３２】又、請求項２の発明によれば、導電型の異
なる一対のトランジスタと、この一対のトランジスタの
少なくとも一方の主電極と電源端子の間に接続され、温
度が高くなるほど抵抗値が小さくなるか又は温度が高く
なるほど抵抗値が小さくなりかつその抵抗値の上記トラ
ンジスタのオン抵抗に対する割合いが大きな抵抗素子と
を有するインバータを奇数個備えたので、温度が高くな
るほど発振周期が短くなる出力を発生できるリングオシ
レータを得ることができ、特に温度が高くなるほどリフ
レッシュの周期を短くする必要がある半導体装置、例え
ばＤＲＡＭ等のリフレッシュに用いて有用であるという
効果がある。
なる一対のトランジスタと、この一対のトランジスタの
少なくとも一方の主電極と電源端子の間に接続され、温
度が高くなるほど抵抗値が小さくなるか又は温度が高く
なるほど抵抗値が小さくなりかつその抵抗値の上記トラ
ンジスタのオン抵抗に対する割合いが大きな抵抗素子と
を有するインバータを奇数個備えたので、温度が高くな
るほど発振周期が短くなる出力を発生できるリングオシ
レータを得ることができ、特に温度が高くなるほどリフ
レッシュの周期を短くする必要がある半導体装置、例え
ばＤＲＡＭ等のリフレッシュに用いて有用であるという
効果がある。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の一実施例の動作説明に供するための
図である。
図である。
【図３】従来のリングオシレータを示す構成図である。
【図４】図３の具体例を示す回路図である。
【図５】従来例の動作説明に供するための波形図であ
る。
る。
【図６】従来例の動作説明に供するための図である。
１Ａ、２Ａ インバータ ３Ａ ＮＡＮＤ回路 １１、１２ ＭＯＳトランジスタ １３、１４ 抵抗器 ２１、２２ ＭＯＳトランジスタ ２３、２４ 抵抗器 ３１〜３４ ＭＯＳトランジスタ ３５、３６ 抵抗器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１２月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【作用】請求項１の発明においては、抵抗素子の抵抗値
に対してトランジスタのオン抵抗が無視できない程度の
ものであるときには、本来トランジスタのオン抵抗が、
温度の上昇に伴って大きくなる性質を持っているので、
このような場合には、各抵抗素子として温度が高くなる
ほど抵抗値が小さくなるような特性を示すものを用い
る。又、抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できる程度のものであるときには、回路の温
度依存性は、実質的に抵抗素子温度依存性で決まるの
で、このような場合には、抵抗素子としては温度依存性
のないものを使用する。これにより、いずれの場合も、
温度の変化と無関係に、常に一定の発振周期を持つ出力
を発生できるリングオシレータを得ることができる。
に対してトランジスタのオン抵抗が無視できない程度の
ものであるときには、本来トランジスタのオン抵抗が、
温度の上昇に伴って大きくなる性質を持っているので、
このような場合には、各抵抗素子として温度が高くなる
ほど抵抗値が小さくなるような特性を示すものを用い
る。又、抵抗素子の抵抗値に対してトランジスタのオン
抵抗が無視できる程度のものであるときには、回路の温
度依存性は、実質的に抵抗素子温度依存性で決まるの
で、このような場合には、抵抗素子としては温度依存性
のないものを使用する。これにより、いずれの場合も、
温度の変化と無関係に、常に一定の発振周期を持つ出力
を発生できるリングオシレータを得ることができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】このように、本実施例では、温度の変化と
無関係に、常に一定の発振周期を持つ出力を発生できる
リングオシレータを得ることができ、例えばチャージポ
ンプを使用したＤＲＡＭの基準周期発生回路等に用いて
有用である。
無関係に、常に一定の発振周期を持つ出力を発生できる
リングオシレータを得ることができ、例えばチャージポ
ンプを使用したＤＲＡＭの基準周期発生回路等に用いて
有用である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】
【発明の効果】以上のように請求項１の発明によれば、
導電型の異なる一対のトランジスタと、この一対のトラ
ンジスタの少なくとも一方の主電極と電源端子の間に接
続され、温度依存性がないか又は温度が高くなるほど抵
抗値が小さくなる抵抗素子とを有するインバータを奇数
個備えたので、温度の変化と無関係に、常に一定の発振
周期を持つ出力を発生できるリングオシレータを得るこ
とができ、例えばチャージポンプを使用したＤＲＡＭの
基準周期発生回路等に用いて有用であるという効果があ
る。
導電型の異なる一対のトランジスタと、この一対のトラ
ンジスタの少なくとも一方の主電極と電源端子の間に接
続され、温度依存性がないか又は温度が高くなるほど抵
抗値が小さくなる抵抗素子とを有するインバータを奇数
個備えたので、温度の変化と無関係に、常に一定の発振
周期を持つ出力を発生できるリングオシレータを得るこ
とができ、例えばチャージポンプを使用したＤＲＡＭの
基準周期発生回路等に用いて有用であるという効果があ
る。
Claims (2)
- 【請求項１】 導電型の異なる一対のトランジスタと、
この一対のトランジスタの少なくとも一方の主電極と電
源端子の間に接続され、温度依存性がないか又は温度が
高くなるほど抵抗値が小さくなる抵抗素子とを有するイ
ンバータを奇数個備えたことを特徴とするリングオシレ
ータ。 - 【請求項２】 導電型の異なる一対のトランジスタと、
この一対のトランジスタの少なくとも一方の主電極と電
源端子の間に接続され、温度が高くなるほど抵抗値が小
さくなるか又は温度が高くなるほど抵抗値が小さくなり
かつその抵抗値の上記トランジスタのオン抵抗に対する
割合いが大きな抵抗素子とを有するインバータを奇数個
備えたことを特徴とするリングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130492A JPH05299982A (ja) | 1992-04-21 | 1992-04-21 | リングオシレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130492A JPH05299982A (ja) | 1992-04-21 | 1992-04-21 | リングオシレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299982A true JPH05299982A (ja) | 1993-11-12 |
Family
ID=14297077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130492A Pending JPH05299982A (ja) | 1992-04-21 | 1992-04-21 | リングオシレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299982A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005931B2 (en) | 2003-06-18 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2007134031A (ja) * | 2005-11-09 | 2007-05-31 | Hynix Semiconductor Inc | 温度検出装置 |
| WO2010070784A1 (ja) * | 2008-12-19 | 2010-06-24 | パナソニック株式会社 | 温度補償型発振回路 |
| US20140022023A1 (en) * | 2012-07-20 | 2014-01-23 | Mediatek Inc. | Temperature-insensitive ring oscillators and inverter circuits |
| US9306577B2 (en) | 2013-02-27 | 2016-04-05 | Mediatek Inc. | Supply voltage drift insensitive digitally controlled oscillator and phase locked loop circuit |
| CN120071987A (zh) * | 2025-04-27 | 2025-05-30 | 灿芯半导体(成都)有限公司 | 一种减少esd面积的ddr主驱动电路 |
-
1992
- 1992-04-21 JP JP10130492A patent/JPH05299982A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005931B2 (en) | 2003-06-18 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2007134031A (ja) * | 2005-11-09 | 2007-05-31 | Hynix Semiconductor Inc | 温度検出装置 |
| WO2010070784A1 (ja) * | 2008-12-19 | 2010-06-24 | パナソニック株式会社 | 温度補償型発振回路 |
| US20140022023A1 (en) * | 2012-07-20 | 2014-01-23 | Mediatek Inc. | Temperature-insensitive ring oscillators and inverter circuits |
| CN103580604A (zh) * | 2012-07-20 | 2014-02-12 | 联发科技股份有限公司 | 环形振荡器以及反相器电路 |
| US9306577B2 (en) | 2013-02-27 | 2016-04-05 | Mediatek Inc. | Supply voltage drift insensitive digitally controlled oscillator and phase locked loop circuit |
| CN120071987A (zh) * | 2025-04-27 | 2025-05-30 | 灿芯半导体(成都)有限公司 | 一种减少esd面积的ddr主驱动电路 |
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