JPH05299993A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH05299993A JPH05299993A JP9512892A JP9512892A JPH05299993A JP H05299993 A JPH05299993 A JP H05299993A JP 9512892 A JP9512892 A JP 9512892A JP 9512892 A JP9512892 A JP 9512892A JP H05299993 A JPH05299993 A JP H05299993A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- buffer gate
- gate circuit
- input terminal
- power
- Prior art date
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- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 244000145845 chattering Species 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】電源投入時に回路の初期設定を行なうパワーオ
ンリセット回路において、従来の回路にダイオードを付
加することにより出力端子に発生するチャタリングを防
止し安定した回路動作を実現する。 【構成】バッファゲート回路３の入力端子Ａに一端がプ
ラス電源に接続される抵抗Ｒ１と、一端がグランドに接
地されるコンデンサＣ２とを接続し、バッファゲート回
路３の入力端子Ａと出力端子Ｂとの間にダイオードＤ４
が接続されている。
ンリセット回路において、従来の回路にダイオードを付
加することにより出力端子に発生するチャタリングを防
止し安定した回路動作を実現する。 【構成】バッファゲート回路３の入力端子Ａに一端がプ
ラス電源に接続される抵抗Ｒ１と、一端がグランドに接
地されるコンデンサＣ２とを接続し、バッファゲート回
路３の入力端子Ａと出力端子Ｂとの間にダイオードＤ４
が接続されている。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路のパワー
オンリセット回路に関する。
オンリセット回路に関する。
【０００２】
【従来の技術】図２（ａ）は従来のパワーオンリセット
回路の一例を示す回路図で、バッファゲート回路３の入
力端子Ａに一端がプラス電源に接続される抵抗Ｒ１と一
端がグランドに接地されるコンデンサＣを接続して構成
していた。
回路の一例を示す回路図で、バッファゲート回路３の入
力端子Ａに一端がプラス電源に接続される抵抗Ｒ１と一
端がグランドに接地されるコンデンサＣを接続して構成
していた。
【０００３】図２（ｂ），（ｃ）は同図（ａ）における
入力端子，出力端子の信号波形図である。
入力端子，出力端子の信号波形図である。
【０００４】
【発明が解決しようとする課題】この従来のパワーオン
リセット回路では、図２（ｂ）に示すようにユニット挿
入時に、バッファゲート回路３の入力端子Ａの電圧の変
化は抵抗Ｒ１とコンデンサＣ２で決定される時定数に応
じて変化する。一方、バッファゲート回路３の出力端子
Ｂでは図２（ｃ）に示すように入力端子Ａの電圧がバッ
フアゲート回路３のスレショールドレベルＴｈを超えた
時点で“１”となる。しかし、消費電力が多いユニット
の挿入時には、ユニットの負荷が重いためプラス電源が
瞬間的に若干降下する。この時バッファゲート回路３の
スレショールドレベルも降下するので、その出力にチャ
タリングが発生するという問題点がある。
リセット回路では、図２（ｂ）に示すようにユニット挿
入時に、バッファゲート回路３の入力端子Ａの電圧の変
化は抵抗Ｒ１とコンデンサＣ２で決定される時定数に応
じて変化する。一方、バッファゲート回路３の出力端子
Ｂでは図２（ｃ）に示すように入力端子Ａの電圧がバッ
フアゲート回路３のスレショールドレベルＴｈを超えた
時点で“１”となる。しかし、消費電力が多いユニット
の挿入時には、ユニットの負荷が重いためプラス電源が
瞬間的に若干降下する。この時バッファゲート回路３の
スレショールドレベルも降下するので、その出力にチャ
タリングが発生するという問題点がある。
【０００５】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、バッファゲート回路の入力端子に一端がプ
ラス電源に接続される抵抗と、一端がグランドに接地さ
れるコンデンサとを接続し、前記バッファゲート回路の
入力と出力間にダイオードを接続することを特徴とす
る。
ット回路は、バッファゲート回路の入力端子に一端がプ
ラス電源に接続される抵抗と、一端がグランドに接地さ
れるコンデンサとを接続し、前記バッファゲート回路の
入力と出力間にダイオードを接続することを特徴とす
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明のパワーオンリセット回路の一
実施例を示す回路図、図１（ｂ），（ｃ）は同図（ａ）
における入力端子，出力端子の信号波形図である。
る。図１（ａ）は本発明のパワーオンリセット回路の一
実施例を示す回路図、図１（ｂ），（ｃ）は同図（ａ）
における入力端子，出力端子の信号波形図である。
【０００７】図１（ａ）に示すように本実施例は、バッ
ファゲート回路３の入力端子Ａに一端がプラス電源に接
続された抵抗Ｒ１と、一端がグランドに接地されたコン
デンサＣ２とを接続し、バッファゲート回路３の入力端
子Ａと出力端子Ｂとの間にダイオードＤ４を接続してな
る。
ファゲート回路３の入力端子Ａに一端がプラス電源に接
続された抵抗Ｒ１と、一端がグランドに接地されたコン
デンサＣ２とを接続し、バッファゲート回路３の入力端
子Ａと出力端子Ｂとの間にダイオードＤ４を接続してな
る。
【０００８】本実施例において、ユニット挿入時に抵抗
Ｒ１とコンデンサＣ２の値で決められる時定数に応じて
バッファゲート回路３の入力端子Ａの電位が図１（ｂ）
に示すように変化する。この電位がスレショールドレベ
ル（Ｔｈ）を超えた時点でバッファゲート回路３の出力
端子Ｂは“０”から“１”へと変化する。この時、ダイ
オードＤ４を経由して出力電圧がコンデンサＣ２に充電
されるため、この充電の速度が加速されることになり、
バッファゲート回路３の出力端子Ｂに図１（ｃ）に示す
ようにチャタリングのない波形が出力される。
Ｒ１とコンデンサＣ２の値で決められる時定数に応じて
バッファゲート回路３の入力端子Ａの電位が図１（ｂ）
に示すように変化する。この電位がスレショールドレベ
ル（Ｔｈ）を超えた時点でバッファゲート回路３の出力
端子Ｂは“０”から“１”へと変化する。この時、ダイ
オードＤ４を経由して出力電圧がコンデンサＣ２に充電
されるため、この充電の速度が加速されることになり、
バッファゲート回路３の出力端子Ｂに図１（ｃ）に示す
ようにチャタリングのない波形が出力される。
【０００９】
【発明の効果】以上説明したように本発明は、ダイオー
ドをバッファゲート回路の入力端子と出力端子との間に
付加したので、出力端子の電位にチャタリングを発生す
ることがなくなるという効果を有する。
ドをバッファゲート回路の入力端子と出力端子との間に
付加したので、出力端子の電位にチャタリングを発生す
ることがなくなるという効果を有する。
【図１】（ａ）は本発明のパワーオンリセット回路の一
実施例を示す回路図、（ｂ）は同図（ａ）における入力
端子の信号波形図、（ｃ）は同図（ａ）における出力端
子の信号波形図である。
実施例を示す回路図、（ｂ）は同図（ａ）における入力
端子の信号波形図、（ｃ）は同図（ａ）における出力端
子の信号波形図である。
【図２】（ａ）は従来のパワーオンリセット回路の一例
を示す回路図、（ｂ）は同図（ａ）における入力端子の
信号波形図、（ｃ）は同図（ａ）における出力端子の信
号波形図である。
を示す回路図、（ｂ）は同図（ａ）における入力端子の
信号波形図、（ｃ）は同図（ａ）における出力端子の信
号波形図である。
１ 抵抗（Ｒ） ２ コンデンサ（Ｃ） ３ バッファゲート回路 ４ ダイオード（Ｄ）
Claims (1)
- 【請求項１】 バッファゲート回路の入力端子に一端が
プラス電源に接続される抵抗と、一端がグランドに接地
されるコンデンサとを接続し、前記バッファゲート回路
の入力と出力間にダイオードを接続することを特徴とす
るパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9512892A JPH05299993A (ja) | 1992-04-15 | 1992-04-15 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9512892A JPH05299993A (ja) | 1992-04-15 | 1992-04-15 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299993A true JPH05299993A (ja) | 1993-11-12 |
Family
ID=14129190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9512892A Withdrawn JPH05299993A (ja) | 1992-04-15 | 1992-04-15 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7333372B2 (en) | 2003-10-10 | 2008-02-19 | Oki Electric Industry Co., Ltd. | Reset circuit and integrated circuit device with reset function |
-
1992
- 1992-04-15 JP JP9512892A patent/JPH05299993A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7333372B2 (en) | 2003-10-10 | 2008-02-19 | Oki Electric Industry Co., Ltd. | Reset circuit and integrated circuit device with reset function |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |