JPH09306992A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 多層配線を有する半導体装置において、上下
配線層間を接続するヴィアホールにおけるコンタクト抵
抗を低くする。 【解決手段】 第１のヴィアホール３内部に延在するテ
ーパー部１２を第１の配線層１１に形成する。そして第
２の絶縁膜５を貫通して第１の絶縁膜２内部に達する第
２のヴィアホール１６を形成し、これを第２の配線層１
３で埋め込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、配線層間を接続
するヴィアホールを有する半導体装置に関するものであ
る。

【０００２】

【従来の技術】半導体装置の高集積化にともない、配線
間隔に対する要求はますます厳しくなってきている。写
真製版技術のアライメント（重ね合わせ）精度の向上
は、集積度の高い多層配線構造を得る上で不可欠である
が、アライメントずれ量を全く無しにすることはできな
い。このアライメントずれ量を見込んで余裕を持たせて
配線パターンを形成することは、高集積化に対して妨げ
となる。

【０００３】例えば、配線層上にヴィアホールを形成す
る場合には、アライメントずれが生じてもヴィアホール
が配線層上に形成されるように、少なくともヴィアホー
ル上で、配線の幅をヴィアホールよりこのアライメント
精度の量だけ広く設定する必要がある。しかし、高集積
化の要求が強く、微細化が進むにしたがい十分な余裕を
もたせて設計できない状況になっている。

【０００４】図６は従来の半導体装置を示す断面図であ
り、図において１は半導体基板、２は半導体基板１上に
形成された第１の絶縁膜、３は第１の絶縁膜２に形成さ
れた第１のヴィアホール、４は第１の絶縁膜２上に形成
され、第１のヴィアホール３を埋め込む下層配線、５は
下層配線４上に形成された第２の絶縁膜、６は第２の絶
縁膜５に形成された第２のヴィアホール、７は第２の絶
縁膜５上に形成され、第２のヴィアホール６を埋め込む
上層配線である。図に示すように第２のヴィアホール６
が下層配線４からずれた場合、第２のヴィアホール６内
に下層配線４の上面部のみならず側壁部８の一部も露出
する。そして第２のヴィアホール６内に上層配線が埋め
込まれて、下層配線４の上面部と側壁部８とで接する。

【０００５】図７は特開平７−２８３３１９号公報など
に示された従来の半導体装置を示す断面図であり、下層
配線４の側壁に傾斜角度を持ったテーパー部９を備えて
いる。また、図８は従来の別の半導体装置を示す平面図
であり、断面は図６、図７に示すものと同等であるが、
これらの図の奥行き方向に下層配線４が延びていない。
つまり下層配線４は、第１の絶縁膜２上に突出した頭部
を有するプラグであり、単に、上層配線７を半導体基板
１（あるいはプラグの下に設けられた配線であってもよ
い）に接続するために用いられるので、頭部は必要最小
限のパターンにし、いわば釘状の形状にする。

【０００６】

【発明が解決しようとする課題】図６のような従来の半
導体装置の場合、上下層配線７、４間のコンタクト抵抗
が高くなってしまうという問題があった。すなわち、上
層配線７を形成するとき、下層配線４の表面の自然酸化
膜をアルゴン（Ａｒ）スパッタエッチで除去するが側壁
部に入射するＡｒの量が極めて少ないため、この側壁部
８では自然酸化膜の除去が困難であり、自然酸化膜が残
存して側壁部８でのコンタクト抵抗が著しく高くなる。

【０００７】この問題に対処するために、図７に示すよ
うに下層配線４の側壁に傾斜角を持ったテーパー部９を
備えたものが提案されている。スパッタエッチ時にテー
パー部９へのＡｒの入射量は図６の側壁部８に比べて多
くなる。しかし、このようにしても十分低いコンタクト
抵抗が得られない場合があり、例えば図８に示すように
下層配線４が釘状のプラグである場合、上下層配線間の
アライメントずれが、図８において縦及び横の両方向に
関して影響を及ぼし、最悪のケースでは接触面積はさら
に低下してコンタクト抵抗が高くなる。

【０００８】この発明は上記のような問題を解決するた
めになされたものであり、上下層配線間のコンタクト抵
抗を低くして、安定な特性を持った半導体装置を得るこ
とを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体装
置は、第１の配線層が第１のヴィアホール内部に延在す
るテーパー部を有するとともに、第２のヴィアホールが
第２の絶縁膜を貫通して第１の絶縁膜内部に達するよう
に形成されたものである。

【００１０】さらに、第２の絶縁膜とは材質の異なる第
３の絶縁膜が、第１の絶縁膜と第２の絶縁膜との間に形
成されたものである。さらに、第１の配線層は、頭部を
有するプラグである構造としたものである。

【００１１】また、この発明に係る半導体装置の製造方
法は、第１のヴィアホール内部に延在するテーパー部を
有する第１の配線層を形成する工程と、第２の絶縁膜を
貫通して第１の絶縁膜内部に達する第２のヴィアホール
を形成する工程とを含むものである。

【００１２】また、第１の絶縁膜上に第２の絶縁膜とは
材質の異なる第３の絶縁膜を形成する工程と、第１のヴ
ィアホール内部に延在するテーパー部を有する第１の配
線層を形成する工程と、第２の絶縁膜を貫通するととも
に、第３の絶縁膜をエッチングマスクとして第１の絶縁
膜に達する第２のヴィアホールを形成する工程とを含む
ものである。

【００１３】

【発明の実施の形態】

実施の形態１．図１、図２はこの発明の実施の形態１で
ある半導体装置の製造工程を示すもので、図１に引き続
いて図２に示す工程が実施される。これらの図におい
て、１は半導体基板、２は半導体基板１上に形成された
第１の絶縁膜、１１は第１の絶縁膜２上に形成された第
１の配線層、１２は第１の配線層１１に形成されたテー
パー部、５は第１の配線層１１上に形成された第２の絶
縁膜、１３は第２の絶縁膜５上に形成された第２の配線
層である。

【００１４】まず、図１（ａ）に示すように、半導体基
板１上に第１の絶縁膜２をＣＶＤ法等により例えばシリ
コン酸化膜で厚さ１μｍに形成し、写真製版及びドライ
エッチングにより第１の絶縁膜２に第１のヴィアホール
３を形成する。次に同（ｂ）に示すように、スパッタ法
またはＣＶＤ法により、アルミ（Ａｌ）合金などで、第
１のヴィアホール３を埋め込むとともに第１の絶縁膜２
上に例えば厚さ５００ｎｍとなる第１の導電性膜１４を
形成する。続いてその上に、写真製版によりレジストマ
スク１５を形成する。このとき、ヴィアホール３とレジ
ストマスク１５の間にアライメントずれが生じる。

【００１５】次に図１（ｃ）、（ｄ）および図２（ａ）
に示すように、レジストマスク１５を用いて第１の導電
性膜１４をパターニングして第１の配線層１１を形成す
る。このときのエッチング条件を適切に選定することに
より、第１の配線層１１にテーパー部１２を形成する。
すなわち、レジストマスク１５と第１の導電性膜１４と
のある選択比を持ったエッチングを行うと、図１（ｃ）
から（ｄ）に示すように第１の導電性膜１４の表面が除
去されていくと同時に、レジストマスク１５も細くなっ
ていくので、第１の導電性膜１４のレジストマスク１５
端面に接した所から傾斜した部分が形成される。

【００１６】第１の絶縁膜２表面上の第１の導電性膜１
４が全て除去された後もエッチングを続け、図２（ａ）
に示すように、第１のヴィアホール３内のＡｌ合金の一
部をエッチングする。エッチングが終わればレジストマ
スク１５を除去する。以上により、第１の絶縁膜２上か
ら第１のヴィアホール３内部に延在するテーパー部１２
が形成される。第１の絶縁膜２表面からのテーパー部１
２の深さｄは例えば２００ｎｍとする。テーパー部１２
の傾斜角度は、レジストマスク１５と第１の導電性膜１
４とのエッチング選択比を変えることにより調整でき
る。また、前記特開平７−２８３３１９号公報にも配線
にテーパー部を形成する方法が示されている。

【００１７】次に、これらの上全面にＣＶＤ法等によ
り、例えばシリコン酸化膜で厚さ１μｍに第２の絶縁膜
５を形成する。そして写真製版とエッチングの組合せに
より図２（ｂ）に示すように、第１のヴィアホール３上
で第２の絶縁膜５に第２のヴィアホール１６を形成する
が、このときアライメントずれが生じる。第２のヴィア
ホール１６は第２の絶縁膜５を貫通して、さらに第１の
絶縁膜２の一部をエッチングして形成する。第１の絶縁
膜２の表面からの深さは、例えば図２（ａ）に示すｄと
同じ２００ｎｍとする。これにより第１のヴィアホール
３内まで延在するように形成された第１の配線層１１の
テーパー部１２が露出する。

【００１８】次にＣＶＤあるいはスパッタ法により、Ａ
ｌ合金などで、第２のヴィアホール１６を埋め込むとと
もに第２の絶縁膜５上に例えば厚さ５００ｎｍとなる第
２の導電性膜を形成し、これを写真製版およびエッチン
グによりパターニングして、図２（ｃ）に示すように第
２の配線層１３を形成する。

【００１９】このように第１の配線層１１を第１のヴィ
アホール３内までエッチングしているのでテーパー部１
２の面積が大きくなり、この実施の形態では、第１の配
線層１１の膜厚５００ｎｍに対して、第１の絶縁膜２か
らのテーパー部１２の深さｄを２００ｎｍとしたので、
テーパー部１２の面積はｄがゼロのときと比べて４０％
増大する。テーパー部１２を形成するときのエッチング
量を制御することによりテーパー部１２の面積を制御
し、コンタクト抵抗を調整できる。

【００２０】なお上記実施の形態ではレジストマスク１
５をエッチングしながらテーパー部１２を形成したが、
レジストマスク１５を写真製版で形成するときに、フォ
ーカスをずらしてレジスト自身にテーパー形状を持た
せ、エッチングしてもよい。また、図３に示すように、
第１の配線層１１の下にさらに他の下層配線１７がある
場合でもよい。半導体基板１上に別の絶縁膜１８を形成
し、その上に通常の方法で下層配線１７を形成してい
る。

【００２１】実施の形態２．実施の形態１では第２のヴ
ィアホール１６を形成する際に、第１の絶縁膜２の一部
をエッチングした。このとき例えば第１の絶縁膜２のエ
ッチング量が多く、且つ第１の配線層１１のさらに下に
他の下層配線１７があって、その配線間隔が狭い場合
に、配線間を不要に短絡してしまうことがある。以下で
はこの問題を解決する方法を第５図を用いて示す。

【００２２】まず、半導体基板１上に第１の絶縁膜２を
ＣＶＤ法等により例えばシリコン酸化膜で１μｍに形成
し、その上に第３の絶縁膜１９をＣＶＤ法等により、後
述の第２の絶縁膜５とは材質の異なる例えばシリコン窒
化膜で５０〜１００ｎｍに形成する。次に写真製版とド
ライエッチングの組合せにより、図５（ａ）に示すよう
に第３の絶縁膜１９および第１の絶縁膜２を貫通する第
１のヴィアホール３を形成する。続いて、図１（ｂ）〜
（ｄ）および図２（ａ）と同様にして第１の配線層１１
を形成する。第１の配線層１１にはテーパー部１２が形
成されており、第３の絶縁膜１９表面からの深さは例え
ば２００ｎｍとする。

【００２３】次に、これらの上全面にＣＶＤ法等によ
り、例えばシリコン酸化膜で厚さ１μｍに第２の絶縁膜
５形成する。このとき、第１のヴィアホール３内で第１
の配線層１１がエッチングされたあとの空隙は第２の絶
縁膜５で埋められる。そして写真製版とエッチングの組
合せにより図２（ｃ）に示すように、第１のヴィアホー
ル３上で第２の絶縁膜５に第２のヴィアホール１６を形
成するが、このときアライメントずれが生じる。

【００２４】まず、第３の絶縁膜１９の表面が露出する
まで第２の絶縁膜５をエッチングし、その後、第３の絶
縁膜１９をマスクにして選択的にさらに２００ｎｍエッ
チングする。第１のヴィアホール３内で第１の配線層１
１がエッチングされたあとを埋めているのはシリコン酸
化膜であり、これに対して第３の絶縁膜１９はシリコン
窒化膜であるというように、互いに材質が異なるので一
方のシリコン酸化膜を選択的にエッチングすることがで
きる。このようにしてテーパー部１２は第１のヴィアホ
ール３内の部分まで露出する。

【００２５】次に実施の形態１の場合と同様にして、図
２（ｄ）に示すように、第２の配線層１３を形成する。
以上により、第２のヴィアホール１６の直下であり、且
つ第１のヴィアホール３内の部分以外はエッチングされ
ないため、図４で示したような問題は生じない。

【００２６】なお、上記実施の形態１および実施の形態
２においては、第１の配線層１１は一般的なものとして
説明したが、第１の配線層１１が第１の絶縁膜２上に突
出した頭部を有するプラグである場合、つまり図８の下
層配線４のように平面的にいずれの方向にも延びていな
い場合は、図８において左右および上下の２方向のアラ
イメントずれに対する改善となる。

【００２７】

【発明の効果】この発明の半導体装置およびその製造方
法によると、第１の配線層が第１のヴィアホール内部に
延在するテーパー部を有しているので、テーパー部の面
積が大きくなり、したがってコンタクト抵抗を低くする
ことができて、安定な特性を持った半導体装置が得られ
る。

【００２８】また、第２の絶縁膜とは材質の異なる第３
の絶縁膜を形成したので、第１の配線層よりもさらに下
の配線層間の短絡を防止することができる。また、第１
の配線層が頭部を有するプラグである場合は、２方向の
アライメントずれに対する改善が行われるので、コンタ
クト抵抗を低くできる効果が大きい。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の半導体装置の製造
工程を示す断面図である。

【図２】 この発明の実施の形態１の半導体装置の図１
に続く製造工程を示す断面図である。

【図３】 この発明の実施の形態１の他の半導体装置を
示す断面図である。

【図４】 この発明の実施の形態１で問題が生じた場合
を示す半導体装置の断面図である。

【図５】 この発明の実施の形態２の半導体装置の製造
工程を示す断面図である。

【図６】 従来の半導体装置を示す断面図である。

【図７】 従来の他の半導体装置を示す断面図である。

【図８】 従来の別の半導体装置を示す平面図である。

【符号の説明】

１ 半導体基板、２ 第１の絶縁膜、３ 第１のヴィア
ホール、５ 第２の絶縁膜、１１ 第１の配線層、１２
テーパー部、１３ 第２の配線層、１４ 第１の導電
性膜、１６ 第２のヴィアホール、１９ 第３の絶縁
膜。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された第１の絶縁膜と、こ
   の第１の絶縁膜上に形成され、上記第１の絶縁膜に形成
   された第１のヴィアホールを埋め込む第１の配線層と、
   この第１の配線層上に形成された第２の絶縁膜と、この
   第２の絶縁膜上に形成され、上記第１のヴィアホール上
   で上記第２の絶縁膜に形成された第２のヴィアホールを
   埋め込む第２の配線層とを備えた半導体装置において、
   上記第１の配線層が上記第１の絶縁膜上から上記第１の
   ヴィアホール内部に延在するテーパー部を有するととも
   に、上記第２のヴィアホールが上記第２の絶縁膜を貫通
   して上記第１の絶縁膜内部に達するように形成され、上
   記第２の配線層が上記テーパー部で上記第１の配線層と
   電気的に接続されたことを特徴とする半導体装置。
2. 【請求項２】 第２の絶縁膜とは材質の異なる第３の絶
   縁膜が、上記第１の絶縁膜と第２の絶縁膜との間に形成
   されたことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 第１の配線層は、第１の絶縁膜上に突出
   した頭部を有するプラグであることを特徴とする請求項
   １または請求項２記載の半導体装置。
4. 【請求項４】 半導体基板上に第１の絶縁膜を形成する
   工程と、上記第１の絶縁膜に第１のヴィアホールを形成
   する工程と、上記第１の絶縁膜上に上記第１のヴィアホ
   ールを埋め込む第１の導電性膜を形成する工程と、上記
   第１の導電性膜をパターニングして上記第１の絶縁膜上
   から上記第１のヴィアホール内部に延在するテーパー部
   を有する第１の配線層を形成する工程と、上記第１の配
   線層上に第２の絶縁膜を形成する工程と、上記第１のヴ
   ィアホール上で上記第２の絶縁膜を貫通して上記第１の
   絶縁膜内部に達する第２のヴィアホールを形成する工程
   と、上記第２の絶縁膜上に上記第２のヴィアホールを埋
   め込む第２の導電性膜を形成する工程と、上記第２の導
   電性膜をパターニングして第２の配線層を形成する工程
   とを含む半導体装置の製造方法。
5. 【請求項５】 半導体基板上に第１の絶縁膜を形成する
   工程と、上記第１の絶縁膜上に第３の絶縁膜を形成する
   工程と、上記第１の絶縁膜および第３の絶縁膜に第１の
   ヴィアホールを形成する工程と、上記第３の絶縁膜上に
   上記第１のヴィアホールを埋め込む第１の導電性膜を形
   成する工程と、上記第１の導電性膜をパターニングして
   上記第１の絶縁膜上から上記第１のヴィアホール内部に
   延在するテーパー部を有する第１の配線層を形成する工
   程と、上記第１の配線層上に上記第３の導電性膜とは材
   質の異なる第２の絶縁膜を形成する工程と、上記第１の
   ヴィアホール上で上記第２の絶縁膜を貫通するととも
   に、上記第３の絶縁膜をエッチングマスクとして上記第
   １の絶縁膜内部に達する第２のヴィアホールを形成する
   工程と、上記第２の絶縁膜上に上記第２のヴィアホール
   を埋め込む第２の導電性膜を形成する工程と、上記第２
   の導電性膜をパターニングして第２の配線層を形成する
   工程とを含む半導体装置の製造方法。