JPH0530192Y2 - - Google Patents
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- Publication number
- JPH0530192Y2 JPH0530192Y2 JP1984077377U JP7737784U JPH0530192Y2 JP H0530192 Y2 JPH0530192 Y2 JP H0530192Y2 JP 1984077377 U JP1984077377 U JP 1984077377U JP 7737784 U JP7737784 U JP 7737784U JP H0530192 Y2 JPH0530192 Y2 JP H0530192Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- input terminal
- power
- reset
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】
［技術分野］
本考案は、スタンバイ機能を有するマイクロプ
ロセツサ用電源装置に関するものである。
ロセツサ用電源装置に関するものである。
［背景技術］
従来のマイクロプロセツサ用電源装置にあつて
は、マイクロプロセツサのリセツトを抵抗とコン
デンサによる時定数で行つていたため、通常のオ
ン、オフでは問題ないが、瞬時停電の時にコンデ
ンサの残留電荷によりリセツト不能に基づく
CPUの暴走が生じることがあつた。
は、マイクロプロセツサのリセツトを抵抗とコン
デンサによる時定数で行つていたため、通常のオ
ン、オフでは問題ないが、瞬時停電の時にコンデ
ンサの残留電荷によりリセツト不能に基づく
CPUの暴走が生じることがあつた。
［考案の目的］
本考案は上述の点に鑑みて提供したものであつ
て、マイクロプロセツサ（CPU）の電源が瞬時
停電しても暴走することなく確実にリセツト動作
を行うことができ、また停電時にはCPUが誤動
作することなくSTOPモードになることを目的と
したマイクロプロセツサ用電源装置を提供するも
のである。
て、マイクロプロセツサ（CPU）の電源が瞬時
停電しても暴走することなく確実にリセツト動作
を行うことができ、また停電時にはCPUが誤動
作することなくSTOPモードになることを目的と
したマイクロプロセツサ用電源装置を提供するも
のである。
［考案の開示］
以下、本考案の実施例を図面により説明する。
第１図において１はスタンバイ機能付きのマイク
ロプロセツサ（CPU）で、以下に示すような端
子を有している。リセツト端子は電源が
供給されてからＬレベルを入力することでCPU
１を初期化する（アクテイブロー）。電源入力端
子VCCはCPU１の電源が入力される端子である。
コントロール入力端子VDDは所謂スタンバイ機能
コントロール入力端子であり、この入力端子VDD
をＬレベルにするとCPU１の内部のクロツクパ
ルス用のオシレータが停止し、リセツト端子
RESETが内部でグランドラインにプルダウンさ
れる。また、コントロール入力端子VDDをＨレベ
ルにするとオシレータが動き、リセツト端子
RESETが内部でVCCにプルアツプされる。
第１図において１はスタンバイ機能付きのマイク
ロプロセツサ（CPU）で、以下に示すような端
子を有している。リセツト端子は電源が
供給されてからＬレベルを入力することでCPU
１を初期化する（アクテイブロー）。電源入力端
子VCCはCPU１の電源が入力される端子である。
コントロール入力端子VDDは所謂スタンバイ機能
コントロール入力端子であり、この入力端子VDD
をＬレベルにするとCPU１の内部のクロツクパ
ルス用のオシレータが停止し、リセツト端子
RESETが内部でグランドラインにプルダウンさ
れる。また、コントロール入力端子VDDをＨレベ
ルにするとオシレータが動き、リセツト端子
RESETが内部でVCCにプルアツプされる。
ところで、CPU１のストツプモードについて
説明すると、CPU１がストツプモードになると
オシレータは停止し、RAMの内容だけが保持さ
れるため消費電力は最小になる。また、ストツプ
モードを設定するには次のように行う。まずリセ
ツト端子をＬレベルにしてRAMをプロ
テクトしたあと、コントロール入力端子VDDをＬ
レベルにしてオシレータを停止させる。またスト
ツプモードの解除は以下にようにする。電源入力
端子VCCに＋2.5〜6.0Vを加え、リセツト端子
RESETがＬレベルのままでコントロール入力端
子VDDをＨレベルにするとオシレータが発振を開
始する。そしてオシレータの発振が安定してから
リセツト端子をＨレベルにすると、プロ
グラムが０番地からスタートする。
説明すると、CPU１がストツプモードになると
オシレータは停止し、RAMの内容だけが保持さ
れるため消費電力は最小になる。また、ストツプ
モードを設定するには次のように行う。まずリセ
ツト端子をＬレベルにしてRAMをプロ
テクトしたあと、コントロール入力端子VDDをＬ
レベルにしてオシレータを停止させる。またスト
ツプモードの解除は以下にようにする。電源入力
端子VCCに＋2.5〜6.0Vを加え、リセツト端子
RESETがＬレベルのままでコントロール入力端
子VDDをＨレベルにするとオシレータが発振を開
始する。そしてオシレータの発振が安定してから
リセツト端子をＨレベルにすると、プロ
グラムが０番地からスタートする。
さて第１図において、２はCPU１の内部のメ
モリバツクアツプ用のコンデンサで、電源入力端
子VCCに接続されている。供給電圧V0はダイオー
ドD1を介して電源入力端子VCCに供給される。３
はリセツト回路で、ダイオードD2，D3、ツエナ
ーダイオードZD、抵抗R1〜R3、トランジスタ
Tr1，Tr2及びコンデンサＣから構成されている。
ここで、通電時ｂ点の電圧Vbが１〜2Vになるよ
うに抵抗R2，R3、ツエナーダイオードZDの値を
決める。
モリバツクアツプ用のコンデンサで、電源入力端
子VCCに接続されている。供給電圧V0はダイオー
ドD1を介して電源入力端子VCCに供給される。３
はリセツト回路で、ダイオードD2，D3、ツエナ
ーダイオードZD、抵抗R1〜R3、トランジスタ
Tr1，Tr2及びコンデンサＣから構成されている。
ここで、通電時ｂ点の電圧Vbが１〜2Vになるよ
うに抵抗R2，R3、ツエナーダイオードZDの値を
決める。
次に動作を説明する。ここで供給電圧V0は
5.5Vとする。従つて通電状態の時は、VCCは約
5V、VDDは4.5V、Vbは１〜2Vとなる。よつてト
ランジスタTr1がオンとなる。トランジスタTr1
がオンになるとトランジスタTr2のベースが零と
なりリセツト端子は5Vとなる。次に、第
２図に示す停電後の時刻Ta後について説明する
と、供給電圧V0が下がるためｂ点の電圧Vbも下
がり、トランジスタTr1がオフになる。コントロ
ール入力端子VDDの電圧はまだ2V以上あるので、
コントロール入力端子VDDから抵抗R1を通つてト
ランジスタTr2のベースに電圧がかかり、トラン
ジスタTr2はオンとなる。この結果コンデンサＣ
の電荷が放電され、リセツト端子はＬレ
ベルになる。つまり、コントロール入力端子VDD
はＨレベル、リセツト端子はＬレベルで
ある。次に、停電後の時刻Tb後の動作を説明す
る。供給電圧V0の電圧がさらに下がるため、コ
ントロール入力端子VDDはＬレベルになる。この
時点で、リセツト端子がＬレベルで、コ
ントロール入力端子VDDもＬレベルになるので、
CPU１はストツプモードになる。
5.5Vとする。従つて通電状態の時は、VCCは約
5V、VDDは4.5V、Vbは１〜2Vとなる。よつてト
ランジスタTr1がオンとなる。トランジスタTr1
がオンになるとトランジスタTr2のベースが零と
なりリセツト端子は5Vとなる。次に、第
２図に示す停電後の時刻Ta後について説明する
と、供給電圧V0が下がるためｂ点の電圧Vbも下
がり、トランジスタTr1がオフになる。コントロ
ール入力端子VDDの電圧はまだ2V以上あるので、
コントロール入力端子VDDから抵抗R1を通つてト
ランジスタTr2のベースに電圧がかかり、トラン
ジスタTr2はオンとなる。この結果コンデンサＣ
の電荷が放電され、リセツト端子はＬレ
ベルになる。つまり、コントロール入力端子VDD
はＨレベル、リセツト端子はＬレベルで
ある。次に、停電後の時刻Tb後の動作を説明す
る。供給電圧V0の電圧がさらに下がるため、コ
ントロール入力端子VDDはＬレベルになる。この
時点で、リセツト端子がＬレベルで、コ
ントロール入力端子VDDもＬレベルになるので、
CPU１はストツプモードになる。
次に瞬時停電の時について説明する。時刻Ta
になる前に復帰したとき、リセツト端子
はＬレベルになる前なので停電とは関係なしに
CPU１はプログラムの実行を続ける。時刻Taか
らTbになる前に復帰したとき、リセツト端子
RESETはＬレベルになつたあとなので、CPU１
が初期化されプログラムの最初から実行を始め
る。またオシレータの停止はない。時刻Tb以後
に電源が復帰したとき、CPU１はストツプモー
ドになつているので、電源復帰するとまず電源入
力端子VCCは約5V、コントロール入力端子VDDは
Ｈレベルになりオシレータの発振が始まる。さら
に、トランジスタTr1がオン、トランジスタTr2
がオフになるが、コンデンサＣの充電時間により
オシレータの発振が安定してからリセツト端子
RESETがＨレベルになる。このように、瞬時停
電でもCPU１が暴走することなく確実にリセツ
ト動作を行うことができ、また、停電時には誤動
作することなくストツプモードになり、電源復帰
したあとはプログラムが０番地からスタートし、
CPUが暴走することもないものである。
になる前に復帰したとき、リセツト端子
はＬレベルになる前なので停電とは関係なしに
CPU１はプログラムの実行を続ける。時刻Taか
らTbになる前に復帰したとき、リセツト端子
RESETはＬレベルになつたあとなので、CPU１
が初期化されプログラムの最初から実行を始め
る。またオシレータの停止はない。時刻Tb以後
に電源が復帰したとき、CPU１はストツプモー
ドになつているので、電源復帰するとまず電源入
力端子VCCは約5V、コントロール入力端子VDDは
Ｈレベルになりオシレータの発振が始まる。さら
に、トランジスタTr1がオン、トランジスタTr2
がオフになるが、コンデンサＣの充電時間により
オシレータの発振が安定してからリセツト端子
RESETがＨレベルになる。このように、瞬時停
電でもCPU１が暴走することなく確実にリセツ
ト動作を行うことができ、また、停電時には誤動
作することなくストツプモードになり、電源復帰
したあとはプログラムが０番地からスタートし、
CPUが暴走することもないものである。
［考案の効果］
本考案は上述のように、電源入力端子と、Ｌレ
ベルとすることで内部を初期化するリセツト端子
と、Ｌレベルにすると内部のオシレータが停止し
てリセツト端子が内部でグランドラインにプルダ
ウンされ、Ｈレベルにするとオシレータが動作し
てリセツト端子が内部で電源電圧にプルアツプさ
れるコントロール入力端子とを有し、上記リセツ
ト端子とコントロール入力端子との関係におい
て、電源解除時にコントロール入力端子よりリセ
ツト端子を先にＬレベルにし、電源投入時にはコ
ントロール入力端子のＨレベルの後にリセツト端
子をＨレベルにする場合以外に暴走するCPUと、
CPUの電源入力端子に接続されCPU内のメモリ
バツクアツプ用のコンデンサとを具備し、CPU
への電源が遮断され供給電圧が低下していく過程
において前記コントロール入力端子より先にリセ
ツト端子をＬレベルに設定するとともに、電源が
復帰して供給電圧が上昇する過程においてリセツ
ト端子より先にコントロール入力端子をＨレベル
にするリセツト回路を形成したものであるから、
停電の時でもリセツト端子がコントロール入力端
子より先にＬレベルになり、また、電源復帰した
ときもコントロール入力端子がリセツト端子より
先にＨレベルになるため、CPUは停電時は所謂
ストツプモードになり、さらに、停電復帰後はス
トツプモードが解除されたプログラムが最初から
実行するためCPUが暴走することもないもので
あり、従つて、瞬時停電においても、上記と同様
に電源復帰後にその電源遮断時間の長さにより
CPUを初期化してプログラムの最初から実行さ
せたり、またCPUをストツプモードにしてその
後CPUを動作させることで、CPUが暴走しない
ようにできるものであり、このように、従来のよ
うにコンデンサの放電時間を考慮する必要がない
ので、どのような長さの停電に対してもCPUが
暴走することなく、正常に動作するという効果を
奏するものである。
ベルとすることで内部を初期化するリセツト端子
と、Ｌレベルにすると内部のオシレータが停止し
てリセツト端子が内部でグランドラインにプルダ
ウンされ、Ｈレベルにするとオシレータが動作し
てリセツト端子が内部で電源電圧にプルアツプさ
れるコントロール入力端子とを有し、上記リセツ
ト端子とコントロール入力端子との関係におい
て、電源解除時にコントロール入力端子よりリセ
ツト端子を先にＬレベルにし、電源投入時にはコ
ントロール入力端子のＨレベルの後にリセツト端
子をＨレベルにする場合以外に暴走するCPUと、
CPUの電源入力端子に接続されCPU内のメモリ
バツクアツプ用のコンデンサとを具備し、CPU
への電源が遮断され供給電圧が低下していく過程
において前記コントロール入力端子より先にリセ
ツト端子をＬレベルに設定するとともに、電源が
復帰して供給電圧が上昇する過程においてリセツ
ト端子より先にコントロール入力端子をＨレベル
にするリセツト回路を形成したものであるから、
停電の時でもリセツト端子がコントロール入力端
子より先にＬレベルになり、また、電源復帰した
ときもコントロール入力端子がリセツト端子より
先にＨレベルになるため、CPUは停電時は所謂
ストツプモードになり、さらに、停電復帰後はス
トツプモードが解除されたプログラムが最初から
実行するためCPUが暴走することもないもので
あり、従つて、瞬時停電においても、上記と同様
に電源復帰後にその電源遮断時間の長さにより
CPUを初期化してプログラムの最初から実行さ
せたり、またCPUをストツプモードにしてその
後CPUを動作させることで、CPUが暴走しない
ようにできるものであり、このように、従来のよ
うにコンデンサの放電時間を考慮する必要がない
ので、どのような長さの停電に対してもCPUが
暴走することなく、正常に動作するという効果を
奏するものである。
第１図は本考案の実施例の具体回路図、第２図
は同上の停電時における供給電圧の状態を示す図
である。 １はCPU、２はメモリバツクアツプ用コンデ
ンサ、３はリセツト回路、VCCは電源入力端子、
VDDはコントロール入力端子、はリセツ
ト端子を示す。
は同上の停電時における供給電圧の状態を示す図
である。 １はCPU、２はメモリバツクアツプ用コンデ
ンサ、３はリセツト回路、VCCは電源入力端子、
VDDはコントロール入力端子、はリセツ
ト端子を示す。
Claims (1)
- 電源入力端子と、Ｌレベルとすることで内部を
初期化するリセツト端子と、Ｌレベルにすると内
部のオシレータが停止してリセツト端子が内部で
グランドラインにプルダウンされ、Ｈレベルにす
るとオシレータが動作してリセツト端子が内部で
電源電圧にプルアツプされるコントロール入力端
子とを有し、上記リセツト端子とコントロール入
力端子との関係において、電源解除時にコントロ
ール入力端子よりリセツト端子を先にＬレベルに
し、電源投入時にはコントロール入力端子のＨレ
ベルの後にリセツト端子をＨレベルにする場合以
外に暴走するCPUと、CPUの電源入力端子に接
続されCPU内のメモリバツクアツプ用のコンデ
ンサとを具備し、CPUへの電源が遮断され供給
電圧が低下していく過程において前記コントロー
ル入力端子より先にリセツト端子をＬレベルに設
定するとともに、電源が復帰して供給電圧が上昇
する過程においてリセツト端子より先にコントロ
ール入力端子をＨレベルにするリセツト回路を形
成して成るマイクロプロセツサ用電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7737784U JPS60192024U (ja) | 1984-05-25 | 1984-05-25 | マイクロプロセツサ用電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7737784U JPS60192024U (ja) | 1984-05-25 | 1984-05-25 | マイクロプロセツサ用電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60192024U JPS60192024U (ja) | 1985-12-20 |
| JPH0530192Y2 true JPH0530192Y2 (ja) | 1993-08-02 |
Family
ID=30620392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7737784U Granted JPS60192024U (ja) | 1984-05-25 | 1984-05-25 | マイクロプロセツサ用電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192024U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162127A (en) * | 1979-05-31 | 1980-12-17 | Yokogawa Hokushin Electric Corp | Actuating circuit of digital unit |
| JPS57118437A (en) * | 1981-01-16 | 1982-07-23 | Toshiba Corp | Analog-to-digital converter |
-
1984
- 1984-05-25 JP JP7737784U patent/JPS60192024U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60192024U (ja) | 1985-12-20 |
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