JPH045043Y2 - - Google Patents
Info
- Publication number
- JPH045043Y2 JPH045043Y2 JP13940484U JP13940484U JPH045043Y2 JP H045043 Y2 JPH045043 Y2 JP H045043Y2 JP 13940484 U JP13940484 U JP 13940484U JP 13940484 U JP13940484 U JP 13940484U JP H045043 Y2 JPH045043 Y2 JP H045043Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- state
- microcomputer
- oscillation circuit
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案はテープレコーダに係り、諸動作をマイ
クロコンピユータで制御されるテープレコーダに
関する。
クロコンピユータで制御されるテープレコーダに
関する。
従来の技術
例えばテープカウント値、テープポジシヨン等
の情報をメモリに記憶させる動作をマイクロコン
ピユータで制御する構成のテープレコーダがあ
る。この場合、マイクロコンピユータをスリープ
状態、ウエイクアツプ状態等に夫々制御する回路
が特別に設けられていた。
の情報をメモリに記憶させる動作をマイクロコン
ピユータで制御する構成のテープレコーダがあ
る。この場合、マイクロコンピユータをスリープ
状態、ウエイクアツプ状態等に夫々制御する回路
が特別に設けられていた。
考案が解決しようとする問題点
従来のものはマイクロコンピユータの起動、停
止を制御する回路が特別に設けられていたため、
回路構成が複雑であり、小形化し得ない問題点が
あつた。
止を制御する回路が特別に設けられていたため、
回路構成が複雑であり、小形化し得ない問題点が
あつた。
本考案は、マイクロコンピユータの起動、停止
をバイアス発振回路の出力で行なうことにより、
回路を簡単に構成し得、小形化し得るテープレコ
ーダを提供することを目的とする。
をバイアス発振回路の出力で行なうことにより、
回路を簡単に構成し得、小形化し得るテープレコ
ーダを提供することを目的とする。
問題点を解決するための手段
第１図中、CPUの電圧端子１０1、スリープラ
ツチ端子１０4、トランジスタQ1，Q3はパワース
イツチSWの操作に応じてバイアス発振回路１を
動作状態及び非動作状態にするスイツチ手段、検
波回路２、トランジスタQ2、インバータ３、ス
リープラツチ端子１０4、トランジスタQ1，Q2，
Q3、バイアス発振回路１はマイクロコンピユー
タをウエイクアツプ状態及びスリープ状態にする
制御手段である。
ツチ端子１０4、トランジスタQ1，Q3はパワース
イツチSWの操作に応じてバイアス発振回路１を
動作状態及び非動作状態にするスイツチ手段、検
波回路２、トランジスタQ2、インバータ３、ス
リープラツチ端子１０4、トランジスタQ1，Q2，
Q3、バイアス発振回路１はマイクロコンピユー
タをウエイクアツプ状態及びスリープ状態にする
制御手段である。
作 用
上記スイツチ手段にてパワースイツチSWの操
作に応じてバイアス発振回路１を動作状態及び非
動作状態にし、上記制御手段にてバイアス発振回
路１の状態に応じてマイクロコンピユータをウエ
イクアツプ状態及びスリープ状態にする。
作に応じてバイアス発振回路１を動作状態及び非
動作状態にし、上記制御手段にてバイアス発振回
路１の状態に応じてマイクロコンピユータをウエ
イクアツプ状態及びスリープ状態にする。
実施例
第１図は本考案になるテープレコーダの一実施
例の回路系統図を示す。同図中、CPUは例えば
マイクロコンピユータ等にて構成された制御装置
であり、第２図及び第３図に示すフローチヤート
に従つて動作するように構成されている。第１図
において、ノンロツク式のパワースイツチ（キ
ー・イネーブル・スイツチ）SWがオフ状態にあ
る時、トランジスタQ1は抵抗R1、端子１０1を介
してCPUの電圧を印加されてオンとされ、これ
により、バイアス電流或いは消去電流を供給する
バイアス発振回路１の入力はアースされて停止状
態にある。
例の回路系統図を示す。同図中、CPUは例えば
マイクロコンピユータ等にて構成された制御装置
であり、第２図及び第３図に示すフローチヤート
に従つて動作するように構成されている。第１図
において、ノンロツク式のパワースイツチ（キ
ー・イネーブル・スイツチ）SWがオフ状態にあ
る時、トランジスタQ1は抵抗R1、端子１０1を介
してCPUの電圧を印加されてオンとされ、これ
により、バイアス電流或いは消去電流を供給する
バイアス発振回路１の入力はアースされて停止状
態にある。
ここで、パワースイツチSWをオンにすると
（第４図Ａ）、CPUの電圧端子１０1がアースされ
てトランジスタQ1はオフとされ、発振回路１は
その入力をＨレベルとされて動作状態とされ、例
えば32kHzの信号ｂが取出される（同図Ｂ）。信
号ｂは検波回路２にて検波され、トランジスタ
Q2はそのベース電位を上昇されてオンとされる。
これにより、インバータ３の出力（CPUのスリ
ープ／ウエイクアツプ端子１０2）はＨレベルと
され（同図Ｃ）、CPUはウエイクアツプ状態（起
動可能状態）とされる。
（第４図Ａ）、CPUの電圧端子１０1がアースされ
てトランジスタQ1はオフとされ、発振回路１は
その入力をＨレベルとされて動作状態とされ、例
えば32kHzの信号ｂが取出される（同図Ｂ）。信
号ｂは検波回路２にて検波され、トランジスタ
Q2はそのベース電位を上昇されてオンとされる。
これにより、インバータ３の出力（CPUのスリ
ープ／ウエイクアツプ端子１０2）はＨレベルと
され（同図Ｃ）、CPUはウエイクアツプ状態（起
動可能状態）とされる。
これと同時に、インバータ３のＨレベル出力は
微分回路４にて微分された後シユミツト回路５に
てリセツト信号ｄ（同図Ｄ）とされ、CPUのリセ
ツト端子１０3に供給されてCPUをリセツトす
る。上記のウエイクアツプ状態移行及びリセツト
によりCPUは起動される。
微分回路４にて微分された後シユミツト回路５に
てリセツト信号ｄ（同図Ｄ）とされ、CPUのリセ
ツト端子１０3に供給されてCPUをリセツトす
る。上記のウエイクアツプ状態移行及びリセツト
によりCPUは起動される。
CPUが起動されるとスリープラツチ端子１０4
の出力ｅ（同図Ｅ）はＨレベルとされ、抵抗R2を
介してトランジスタQ3に供給されてこれをオン
とする。これにより、トランジスタQ1のベース
はＬレベルとされ、パワースイツチSWをオフに
してもCPUの端子１０1はアースされ、発振回路
１は引続いて動作状態にあつて発振出力が取出さ
れる。
の出力ｅ（同図Ｅ）はＨレベルとされ、抵抗R2を
介してトランジスタQ3に供給されてこれをオン
とする。これにより、トランジスタQ1のベース
はＬレベルとされ、パワースイツチSWをオフに
してもCPUの端子１０1はアースされ、発振回路
１は引続いて動作状態にあつて発振出力が取出さ
れる。
ここで、パワースイツチSWをオンにすると端
子１０1がＬレベルとされ（第５図Ａ）、スイツチ
検出回路６にてこれが検出され（第２図中ステツ
プ20）、メカニズム制御回路７にて早送り、巻戻
し等を行なうメカニズムが停止状態にされる（第
２図中ステツプ21、第５図Ｃ）。
子１０1がＬレベルとされ（第５図Ａ）、スイツチ
検出回路６にてこれが検出され（第２図中ステツ
プ20）、メカニズム制御回路７にて早送り、巻戻
し等を行なうメカニズムが停止状態にされる（第
２図中ステツプ21、第５図Ｃ）。
パワースイツチSWをオフにすると端子１０1が
Ｈレベルとされ（同図Ａ）、スイツチ検出回路６
にてこれが検出され（第２図中ステツプ22）、出
力制御回路８にて端子１０4からのスリープラツ
チ出力e′がＬレベルとされる（第２図中ステツプ
23、第５図Ｄ）。これにより、トランジスタQ3は
オフとされ、この時パワースイツチSWはオフに
なつているので端子１０1の電圧にてトランジス
タQ1はオンとされ、発振回路１はその入力をＬ
レベルとされて発振動作を停止する（第５図Ｂ）。
Ｈレベルとされ（同図Ａ）、スイツチ検出回路６
にてこれが検出され（第２図中ステツプ22）、出
力制御回路８にて端子１０4からのスリープラツ
チ出力e′がＬレベルとされる（第２図中ステツプ
23、第５図Ｄ）。これにより、トランジスタQ3は
オフとされ、この時パワースイツチSWはオフに
なつているので端子１０1の電圧にてトランジス
タQ1はオンとされ、発振回路１はその入力をＬ
レベルとされて発振動作を停止する（第５図Ｂ）。
発振回路１の発振動作が停止するとトランジス
タQ2はオフとされ、インバータ３の出力c′はＬレ
ベルとされ（第５図Ｅ）、CPUはスリープ状態と
される。
タQ2はオフとされ、インバータ３の出力c′はＬレ
ベルとされ（第５図Ｅ）、CPUはスリープ状態と
される。
一方、ストツプ状態又は録音ポーズ状態にする
と状態検出回路９にてこれが検出され（第３図中
ステツプ24）、時間回路１１にて上記検出から例
えば５分間経過したことが検出される（同ステツ
プ25）。これにより、端子１０4のスリープラツチ
出力e′はＬレベルとされ（同ステツプ26）、以下、
上記の場合と同様にしてCPUはスリープ状態と
される。
と状態検出回路９にてこれが検出され（第３図中
ステツプ24）、時間回路１１にて上記検出から例
えば５分間経過したことが検出される（同ステツ
プ25）。これにより、端子１０4のスリープラツチ
出力e′はＬレベルとされ（同ステツプ26）、以下、
上記の場合と同様にしてCPUはスリープ状態と
される。
考案の効果
本考案になるテープレコーダは、パワースイツ
チの操作に応じてバイアス発振回路を動作状態及
び非動作状態にする回路と、バイアス発振回路が
動作状態にある時マイクロコンピユータをウエイ
クアツプ状態にする一方、バイアス発振回路が非
動作状態にある時マイクロコンピユータをスリー
プ状態にする回路とを設けたため、バイアス発振
回路の出力でマイクロコンピユータをウエイクア
ツプ状態及びスリープ状態に切換え得、マイクロ
コンピユータのこれらの状態を夫々制御する回路
を特別に設けられていた従来のものに比して回路
を簡単に、小形に構成し得る等の特長を有する。
チの操作に応じてバイアス発振回路を動作状態及
び非動作状態にする回路と、バイアス発振回路が
動作状態にある時マイクロコンピユータをウエイ
クアツプ状態にする一方、バイアス発振回路が非
動作状態にある時マイクロコンピユータをスリー
プ状態にする回路とを設けたため、バイアス発振
回路の出力でマイクロコンピユータをウエイクア
ツプ状態及びスリープ状態に切換え得、マイクロ
コンピユータのこれらの状態を夫々制御する回路
を特別に設けられていた従来のものに比して回路
を簡単に、小形に構成し得る等の特長を有する。
第１図は本考案テープレコーダの一実施例の回
路系統図、第２図及び第３図は第１図の動作説明
用フローチヤート、第４図及び第５図は第１図の
動作説明用タイミングチヤートである。 １……バイアス発振回路、２……検波回路、３
……インバータ、４……微分回路、５……シユミ
ツト回路、６……スイツチ検出回路、７……メカ
ニズム制御回路、８……出力制御回路、９……状
態検出回路、１０1〜１０4……CPU端子、Q1〜
Q3……トランジスタ、SW……パワースイツチ。
路系統図、第２図及び第３図は第１図の動作説明
用フローチヤート、第４図及び第５図は第１図の
動作説明用タイミングチヤートである。 １……バイアス発振回路、２……検波回路、３
……インバータ、４……微分回路、５……シユミ
ツト回路、６……スイツチ検出回路、７……メカ
ニズム制御回路、８……出力制御回路、９……状
態検出回路、１０1〜１０4……CPU端子、Q1〜
Q3……トランジスタ、SW……パワースイツチ。
Claims (1)
- 諸動作をマイクロコンピユータにて制御される
構成のテープレコーダにおいて、パワースイツチ
の操作に応じてバイアス発振回路を動作状態及び
非動作状態にする回路と、該バイアス発振回路が
動作状態にある時上記マイクロコンピユータをウ
エイクアツプ状態にする一方、該バイアス発振回
路が非動作状態にある時上記マイクロコンピユー
タをスリープ状態にする回路とを設けてなるテー
プレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13940484U JPH045043Y2 (ja) | 1984-09-17 | 1984-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13940484U JPH045043Y2 (ja) | 1984-09-17 | 1984-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155221U JPS6155221U (ja) | 1986-04-14 |
| JPH045043Y2 true JPH045043Y2 (ja) | 1992-02-13 |
Family
ID=30697783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13940484U Expired JPH045043Y2 (ja) | 1984-09-17 | 1984-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045043Y2 (ja) |
-
1984
- 1984-09-17 JP JP13940484U patent/JPH045043Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155221U (ja) | 1986-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2919872B2 (ja) | 軽減された電力状態での活動制御装置を備える自動車のオーディオシステム | |
| JPH08274605A (ja) | 電気装置再起動回路 | |
| JPS6241362Y2 (ja) | ||
| JP2520593Y2 (ja) | 記録再生装置 | |
| JPS6349893A (ja) | バ−コ−ド読み取り装置 | |
| JPH0445065Y2 (ja) | ||
| JPH0445136Y2 (ja) | ||
| US4370549A (en) | Electronic counter circuit for tape recorder | |
| JPH0416805B2 (ja) | ||
| JP2556684Y2 (ja) | タイマ−再生装置 | |
| JPH03201261A (ja) | ディスク記憶装置のパワーセーブ運転方式 | |
| JPS5813464Y2 (ja) | テ−プレコ−ダの一時停止回路 | |
| JPH0313782Y2 (ja) | ||
| JPS6133118U (ja) | 電源制御装置 | |
| JPH057677Y2 (ja) | ||
| JPS587479Y2 (ja) | テ−プレコ−ダのタイマ−録音回路 | |
| JPS6241276Y2 (ja) | ||
| JPH0466616U (ja) | ||
| JPH0431620Y2 (ja) | ||
| JPS63164843U (ja) | ||
| JPS63169718U (ja) | ||
| JPS6381352U (ja) | ||
| JPH0543226U (ja) | 車載マイクロコンピユータの給電回路 | |
| JPS6155221U (ja) | ||
| JPH0836870A (ja) | 音響装置 |