JPH0530227B2 - - Google Patents
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- Publication number
- JPH0530227B2 JPH0530227B2 JP57226616A JP22661682A JPH0530227B2 JP H0530227 B2 JPH0530227 B2 JP H0530227B2 JP 57226616 A JP57226616 A JP 57226616A JP 22661682 A JP22661682 A JP 22661682A JP H0530227 B2 JPH0530227 B2 JP H0530227B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- bus1
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、高密度集積回路チツプに関する。
(2) 従来技術と問題点
最近、理論回路の集積度が非常に高くなり、内
部回路を構成するゲート数も多くなつて来た。
部回路を構成するゲート数も多くなつて来た。
従つて、従来のように入力ピンに多種類のテス
トパターンを加えて内部の故障を検出する方式で
は、回路のすべての部分を完全に検査することは
困難である。特に途中の回路がフイードバツクル
ープを形成し、相互に関連を有しているような場
合には、入力ピンからインプツトするテストパタ
ーンをよほどうまく工夫しないと、故障検出率は
ある値以上には向上しにくくなる。
トパターンを加えて内部の故障を検出する方式で
は、回路のすべての部分を完全に検査することは
困難である。特に途中の回路がフイードバツクル
ープを形成し、相互に関連を有しているような場
合には、入力ピンからインプツトするテストパタ
ーンをよほどうまく工夫しないと、故障検出率は
ある値以上には向上しにくくなる。
このように、効果的なテストパターンを短期間
のうちに、いかにして作成するかが、LSI製造の
際の最大の障壁となつている。
のうちに、いかにして作成するかが、LSI製造の
際の最大の障壁となつている。
(3) 発明の目的
本発明の目的は、超高密度集積回路の正規のポ
ンデイングパツドとは別に、LSIチツプ内部にテ
スト専用のパツドと、テスト専用バスゲートとを
配置し、該回路の最も適当と考えられる接続点か
ら回路ネツトをバスゲートを介してテスト専用パ
ツドに引き出して専用端子とし、この専用端子の
信号の出し入れにより回路の故障検出率を向上さ
せることにある。
ンデイングパツドとは別に、LSIチツプ内部にテ
スト専用のパツドと、テスト専用バスゲートとを
配置し、該回路の最も適当と考えられる接続点か
ら回路ネツトをバスゲートを介してテスト専用パ
ツドに引き出して専用端子とし、この専用端子の
信号の出し入れにより回路の故障検出率を向上さ
せることにある。
(4) 発明の構成
本発明によれば、各々が、所定の入力信号に対
して所定の出力信号を出力し、相互に接続されて
１つの回路を構成している複数の部分回路に分割
可能であり、前記相互に接続されて構成される１
つの回路に対して外部から信号を入力するための
入力端子と、外部に信号を出力するための出力端
子とを設けてなる集積回路チツプにおいて、前記
複数の部分回路の間の信号経路にゲート回路を挿
入し、前記１つの回路の入力端子と出力端子に加
えて、前記複数の部分回路への入力信号を外部か
ら入力し、前記ゲート回路からの出力信号を外部
に出力するためのバス端子と、該ゲート回路に制
御入力信号を入力するためのコントロール端子と
を設けてなることを特徴とする集積回路チツプが
提供される。
して所定の出力信号を出力し、相互に接続されて
１つの回路を構成している複数の部分回路に分割
可能であり、前記相互に接続されて構成される１
つの回路に対して外部から信号を入力するための
入力端子と、外部に信号を出力するための出力端
子とを設けてなる集積回路チツプにおいて、前記
複数の部分回路の間の信号経路にゲート回路を挿
入し、前記１つの回路の入力端子と出力端子に加
えて、前記複数の部分回路への入力信号を外部か
ら入力し、前記ゲート回路からの出力信号を外部
に出力するためのバス端子と、該ゲート回路に制
御入力信号を入力するためのコントロール端子と
を設けてなることを特徴とする集積回路チツプが
提供される。
(5) 発明の実施例
以下、本発明を実施例により添付図面を参照し
て説明する。
て説明する。
第１図は本発明に係る集積回路の構成図であ
り、参照符号ａは内部ゲート領域、ｂはテスト専
用パツド、ｃは正規のパツドである。
り、参照符号ａは内部ゲート領域、ｂはテスト専
用パツド、ｃは正規のパツドである。
上記テスト専用パッドｂの直前には第２図に示
すバスゲートが配置されている。第１図との関係
は端子BUS１，BUS２，BUS３，BUSCONT１
及び２が専用パツドｂに、端子RESET１，
CLOCK１，DATA１，CLOCK２，DATA２，
CLOCK３，OUT１が正規パツドｃに、残りが
内部ゲート領域ａに、それぞれ対応している。外
部に引き出す回路ネツトはBUS１のようになる
べく多くのネツトが集まつてくる部分を選択する
か、または、フリツプフロツプのデータ入力のよ
うに回路のスイツチングスピードへの影響が可及
的に少なくて済む個所を選択する。
すバスゲートが配置されている。第１図との関係
は端子BUS１，BUS２，BUS３，BUSCONT１
及び２が専用パツドｂに、端子RESET１，
CLOCK１，DATA１，CLOCK２，DATA２，
CLOCK３，OUT１が正規パツドｃに、残りが
内部ゲート領域ａに、それぞれ対応している。外
部に引き出す回路ネツトはBUS１のようになる
べく多くのネツトが集まつてくる部分を選択する
か、または、フリツプフロツプのデータ入力のよ
うに回路のスイツチングスピードへの影響が可及
的に少なくて済む個所を選択する。
上記第２図のバスゲートは次のように動作す
る。先ずBUS１と２を出力状態にしてBUS３の
みを入力状態にした場合、PART１及び３の故
障検出ができる。即ち、PART１に関しては、
RESET１，CLOCK１からBUS１までの回路の
良否、RESET１，DATA１，CLOCK２，
DATA２からBUS２までの回路の良否がそれぞ
れ判定できる。PART３に関しては、CLOCK
３，BUS３からOUT１までの回路の良否判定が
可能である。
る。先ずBUS１と２を出力状態にしてBUS３の
みを入力状態にした場合、PART１及び３の故
障検出ができる。即ち、PART１に関しては、
RESET１，CLOCK１からBUS１までの回路の
良否、RESET１，DATA１，CLOCK２，
DATA２からBUS２までの回路の良否がそれぞ
れ判定できる。PART３に関しては、CLOCK
３，BUS３からOUT１までの回路の良否判定が
可能である。
次に、BUS１と２を入力状態にし、BUS３の
みを出力状態にした場合にはPART２のCHECK
ができる。即ちBUS１，DATA１，CLOCK２，
BUS２，CLOCK３からBUS３までの回路の良
否を判定できる。
みを出力状態にした場合にはPART２のCHECK
ができる。即ちBUS１，DATA１，CLOCK２，
BUS２，CLOCK３からBUS３までの回路の良
否を判定できる。
尚、一般的な動作状態では３−STATEコント
ロール端子BUSCONT１と２から信号を加え、
BUS１，２，３のすべてを出力状態に保ち、
BUSゲートを単なるREENTRYとして使用す
る。
ロール端子BUSCONT１と２から信号を加え、
BUS１，２，３のすべてを出力状態に保ち、
BUSゲートを単なるREENTRYとして使用す
る。
(6) 発明の効果
上記の通り、本発明によればテスト専用バスゲ
ートを設けたことに伴いBUS１，BUS２，BUS
３，BUSCONT１，BUSCONT２という端子が
増えるというデメリツトはあるが、回路全体を大
きく３つの部分に分けてテストでき、テストパタ
ーン数が少なくとも済みかつ回路が単純化され、
従つて故障検出率は向上する。また、高集積度
LSIを新たに開発する際の納期の短縮に役立つ。
ートを設けたことに伴いBUS１，BUS２，BUS
３，BUSCONT１，BUSCONT２という端子が
増えるというデメリツトはあるが、回路全体を大
きく３つの部分に分けてテストでき、テストパタ
ーン数が少なくとも済みかつ回路が単純化され、
従つて故障検出率は向上する。また、高集積度
LSIを新たに開発する際の納期の短縮に役立つ。
第１図は本発明に係る集積回路の構成図、第２
図は本発明ゲートの構成図である。 BUS１，BUS２，BUS３，BUSCONT１，
BUSCONT２……テスト専用端子。
図は本発明ゲートの構成図である。 BUS１，BUS２，BUS３，BUSCONT１，
BUSCONT２……テスト専用端子。
Claims (1)
- 【特許請求の範囲】 １ 各々が、所定の入力信号に対して所定の出力
信号を出力し、相互に接続されて１つの回路を構
成している複数の部分回路に分割可能であり、前
記相互に接続されて構成される１つの回路に対し
て外部から信号を入力するための入力端子ｃと、
外部に信号を出力するための出力端子ｃとを設け
てなる集積回路チツプにおいて、 前記複数の部分回路の間の信号経路にゲート回
路を挿入し、前記１つの回路の入力端子と出力端
子ｃに加えて、前記複数の部分回路への入力信号
を外部から入力し、前記ゲート回路からの出力信
号を外部に出力するためのバス端子（BUS１，
BUS２，BUS３）と、該ゲート回路に制御入力
信号を入力するためのコントロール端子
（BUSCONT１，BUSCONT２）とを設けてな
ることを特徴とする集積回路チツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226616A JPS59126268A (ja) | 1982-12-27 | 1982-12-27 | 集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226616A JPS59126268A (ja) | 1982-12-27 | 1982-12-27 | 集積回路チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126268A JPS59126268A (ja) | 1984-07-20 |
| JPH0530227B2 true JPH0530227B2 (ja) | 1993-05-07 |
Family
ID=16847992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226616A Granted JPS59126268A (ja) | 1982-12-27 | 1982-12-27 | 集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163951A (ja) * | 1994-12-14 | 1996-06-25 | Meishin Denki Kk | 鳥害防止具 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849872A (en) * | 1972-10-24 | 1974-11-26 | Ibm | Contacting integrated circuit chip terminal through the wafer kerf |
| JPS55136969A (en) * | 1979-04-13 | 1980-10-25 | Mitsubishi Electric Corp | Circuit testing |
-
1982
- 1982-12-27 JP JP57226616A patent/JPS59126268A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08163951A (ja) * | 1994-12-14 | 1996-06-25 | Meishin Denki Kk | 鳥害防止具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126268A (ja) | 1984-07-20 |
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