JPH0530331B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はサンプリング系を用いた２線４線変換
回路におけるハイブリツド遅延調整方式に関する
ものである。

（従来の技術） 電子交換機の加入者回路等に適用されるサンプ
リング系を用いた２線４線変換回路では、４線側
入力端子より入力され、２線回線、２線回線端末
を経由して４線側出力端子に戻つて来る信号を打
消すため、４線側入力端子と４線側出力端子との
間にハイブリツド回路を挿入するようになしてい
た。

ところが、サンプリングにより、あるいはカツ
トオフの高いローパスフイルタ（例えば、アナロ
グ・デイジタル変換器、デイジタル・アナログ変
換器の前後に挿入される折り返し防止フイルタ
等。）の帯域内へのわずかな影響等により、前記
４線側出力端子へ戻つてくる信号に伝達遅延が生
じ、前記ハイブリツド回路の出力信号に比べて、
振幅、位相特性のずれが生ずる可能性があり、こ
のため、４線側入力端子からの信号が４線側出力
端子に漏れ、いわゆるエコーを生じ、実効リター
ンロスが十分に取れなくなる恐れがあつた。

これを防ぐためには、前記ハイブリツド回路の
出力信号を前記伝達遅延に相応する分、遅延させ
れば良く、従来のこの点を考慮したハイブリツド
回路では、回路の動作のサンプリング速度を上げ
てサンプルクロツク間隔単位で出力を遅延させた
り、あるいはハイブリツド回路の出力又は入力
に、位相遅延量を考慮したカツトオフの高いロー
パスフイルタ等を挿入して遅延量を調整し、実効
リターンロスの改善を図つていた。

（発明が解決しようとする問題点） しかしながら、サンプルクロツク間隔単位で遅
延させる方式は、遅延の調整の細かさによつてハ
イブリツド回路の動作速度が変つたり、遅延量に
よつてはレジスタを多く用いなければならず、ま
た、ローパスフイルタを用いる方式もハード量が
大きくなり、また、カツトオフが低めであると帯
域内の振幅特性に悪影響を与える可能性がある等
の問題点があつた。

本発明は、遅延量が特に大きくない場合に小さ
なハード量でハイブリツド回路の出力の適切な遅
延量の調整を可能としたハイブリツド遅延調整方
式を提供することを目的とする。

（問題点を解決するための手段） 本発明では前記問題点を解決するため、一対の
２線回線端子と、該一対の２線回線端子を介して
２線回線端末に生じた信号をアナログ・デイジタ
ル変換するＡ／Ｄコンバータと、該Ａ／Ｄコンバ
ータの出力信号を一の入力とする第１の加算器
と、該第１の加算器の出力に接続された４線側出
力端子と、Ａ／Ｄコンバータの出力信号を入力信
号とする２線回線終端回路と、該２線回線終端回
路の出力信号を一の入力とする第２の加算器と、
該第２の加算器の出力をデイジタル・アナログ変
換し一対の２線回線端子を介して２線回線端末に
供給するＤ／Ａコンバータと、第２の加算器の他
の入力に接続された４線側入力端子と、該４線側
入力端子と第１の加算器の他の入力との間に挿入
されたハイブリツド回路とを有し、４線側入力端
子より入力され２線回線及び２線回線端末を経由
して第１の加算器の一の入力に戻つて来る信号
を、４線側入力端子より入力されハイブリツド回
路を介して第１の加算器の他の入力に送出される
信号を打消すサンプリング系を用いた２線４線変
換回路ハイブリツド遅延調整方式において、ハイ
ブリツド回路と第１の加算器の他の入力との間
に、ハイブリツド回路の現時点の出力値とそれ以
前の出力値とから、前記４線側入力端子より入力
され２線回線及び２線回線端子を経由して第１の
加算器の一の入力に戻つて来る信号の遅延時間分
だけ以前の時刻に対応した補間値を算出する遅延
調整回路を設けた。

（作用） 本発明によれば、ハイブリツド回路と第１の加
算器の他の入力との間に、ハイブリツド回路の現
時点の出力値とそれ以前の出力値とから、４線側
入力端子より入力され２線回線及び２線回線端末
を経由して第１の加算器の一の入力に戻つて来る
信号の遅延時間分だけ以前の時刻に対応した補間
値を算出する遅延調整回路を設けたことにより、
第１の加算器の他の入力に、ほぼ等価的に遅延時
間分だけ遅延させた信号、即ち打消そうとする信
号とほぼ同等な信号を入力することができる。

（実施例） 第１図は本発明方式を適用した電子交換機の加
入者回路の一実施例を示すもので、図中、１，２
は２線回線端子、３は４線側出力端子、４は４線
側入力端子、５はインピーダンスZLの２線回線
端末ZL、６は差動増幅器Ａ、７は制御電流源
gm、８はアナログ・デイジタル変換器（Ａ／Ｄ
コンバータ）、９はデイジタル・アナログ変換器
９（Ｄ／Ａコンバータ）、１０は２線回線終端回
路ZT）、１１はハイブリツド回路Ｈ、１２は遅延
調整手段（回路）Ｄ、１３，１４は加算器であ
る。

２線回線端末５の両端、差動増幅器６の入力
側、および制御電流源７の出力側は２線回線端子
１，２に接続されている。差動増幅器６の出力側
（端子）はＡ／Ｄコンバータ８の入力側に接続さ
れ、該Ａ／Ｄコンバータ８の出力側は２線回線終
端回路１０を介して加算器１４の入力端子に接続
されるとともに、加算器１３を介して４線側出力
端子３に接続される。４線側入力端子４は加算器
１４を介してＤ／Ａコンバータ９の入力側に接続
され、該Ｄ／Ａコンバータ９の出力側は制御電流
源７の入力側に接続される。また、４線側入力端
子４はハイブリツド回路１１および遅延調整回路
１２を介して加算器１３の他方の入力端子に接続
されている。

前記２線回線端末５には、制御電流源７より駆
動電流が供給され、該２線回線端末５の両端に生
ずる電圧は差動増幅器６により検出される。差動
増幅器６の出力信号は、Ａ／Ｄコンバータ８にて
アナログ・デイジタル変換され、加算器１３を介
して４線側出力端子３に出力されるとともに、２
線回線終端回路１０を経由して加算器１４に入力
され、４線側入力端子４より入力された信号と加
算される。該加算器１４の出力信号は、Ｄ／Ａコ
ンバータ９によりデイジタル・アナログ変換さ
れ、制御電流源７を制御する。

また、４線側入力端子４から入力された信号
は、ハイブリツド回路１１を通して遅延調整回路
１２に入力され、この際、後述する如く遅延され
て前記加算器１３に入力される。該遅延調整回路
１２よりの信号は、Ａ／Ｄコンバータ８よりの信
号中より、４線側入力端子４より入力し２線回
線、２線回線端末５を介して４線側出力端子３に
戻る信号をキヤンセルする。

次に、前記遅延調整回路１２における信号遅延
の原理を第２図について説明する。第２図におい
て、Ｓ１はハイブリツド回路１１の出力信号、Ｓ
２はＡ／Ｄコンバータ８の出力信号中の打消そう
とする信号、Δtは信号Ｓ１の信号Ｓ２に対する
遅延量（時間）を示す。信号Ｓ１は、実際にはハ
イブリツド回路１１のサンプリング間隔（演算速
度）St毎に得られ、また、信号Ｓ２もＡ／Ｄコン
バータ８のサンプリング間隔（通常、前記サンプ
リング間隔Stと同一。）毎に得られる。

時刻tn−１、tnにおける信号Ｓ１の値、即ちハ
イブリツド回路１１の出力値dn−１、dnより、
時刻tnから前記遅延量Δtだけ以前の時刻におけ
る補間値dIを求めると、 dI＝dn−１＋（dn−dn−１）（１−Δt／St）
……(1) となる。この補間値dIは、時刻tnから前記遅延量
Δtだけ以前の時刻における信号Ｓ１の出力値、
即ち信号Ｓ２の時刻tnにおける値にほぼ等しい。
従つて、遅延調整回路１２において、前記(1)式の
演算を行ない、該補間値dIを時刻tn、即ち現時点
での出力値とすることにより、ほぼ等価的に信号
Ｓ１を時間Δt遅延させたことと同様な効果を得
ることができる。

前記演算処理を実行する遅延調整回路１２の具
体的な構成を第３図に示す。第３図において、
Ad１，Ad２は加算器、Ｍは乗算器、Ｒ１，Ｒ２
はサンプリング時間St単位で信号を記憶するレジ
スタである。レジスタＲ１は１段、Ｒ２は一般に
はｎ段であり、遅延量Δtがサンプリング時間St
よりも大きい場合に必要となり、ｎ＝〔Δt／St〕
である（〔 〕はガウス記号。）。レジスタＲ１に
は１サンプル前の出力値dn−１が記憶されてお
り、加算器Ad１により出力値dnとの差（dn−dn
−１）が計算される。この値に乗算器Ｍにより
（１−Δt／St）が乗算され、（dn−dn−１）（１−
Δt／St）が出力される。この値がさらに加算器
Ad２によつて出力値dn−１と加算され、前記(1)
式の演算がなされ、補間値dIが求められる。

このように前記実施例によれば、小さなハード
量で簡単にハイブリツド回路の出力に遅延効果を
持たせることができ、また、遅延量の変更は乗算
器Ｍの計数を変えるだけで可能であり、しかもフ
イルタ係数の場合と違い、遅延量と計数が直感的
に結びついており、設定が容易である。従つて、
遅延量を細かく調整しようとする場合でもハイブ
リツド回路の動作速度を上げる必要がない。

第４図は遅延調整回路１２の他の具体的構成を
示すもので、ここでは前記(1)式のかわりに、下記
(2)式の演算処理を実行し、補間値dIを求めるよう
になしている。

dI＝dn−（dn−dn−１）Δt／St ……(2) なお、図中の各構成部分、即ち加算器Ad１，
Ad２、乗算器Ｍ、レジスタＲ１，Ｒ２は第３図
のものと同様である。

前記実施例では出力値dnとdn−１を直線的に
補間した、いわゆる一次補間の場合を示したが、
二次補間を行なえば、ハード量はそれなりに増え
るが、精度はさらに上がる。また、前記実施例は
ハードイメージで説明したが、マイクロプロセツ
サ等によるプログラム処理でも同様な効果を得る
ことができる。

（発明の効果） 以上説明したように本発明によれば、ハイブリ
ツド回路と第１の加算器の他の入力との間に、ハ
イブリツド回路の現時点の出力値とそれ以前の出
力値とから、４線側入力端子より入力され２線回
線及び２線回線端末を経由して第１の加算器の一
の入力に戻つてくる信号の遅延時間分だけ以前の
時刻に対応した補間値を算出する遅延調整回路を
設けたことにより、第１の加算器の他の入力に、
ほぼ等価的に遅延時間分だけ遅延させた信号、即
ち打消そうとする信号とほぼ同様な信号を入力す
ることができ、小さなハード量で簡単にハイブリ
ツド回路の出力に遅延効果を持たせることがで
き、しかも遅延量の変更も演算の際の計数を変え
るだけで可能であり、従つて、遅延量を細かく調
整しようとする場合でもハイブリツド回路の動作
速度を上げる必要がない等の利点がある。

【図面の簡単な説明】

第１図は本発明方式を適用した電子交換機の加
入者回路の一実施例を示すブロツク構成図、第２
図は本発明方式による信号遅延の原理を示す説明
図、第３図は遅延調整回路の具体的構成を示す説
明図、第４図は遅延調整回路の他の具体的構成を
示す説明図である。 １，２……２線回線端子、３……４線側出力端
子、４……４線側入力端子、５……２線回線端
末、６……差動増幅器、７……制御電流源、８…
…アナログ・デイジタル変換器、９……デイジタ
ル・アナログ変換器、１０……２線回線終端回
路、１１……ハイブリツド回路、１２……遅延調
整回路、１３，１４……加算器。

Claims (1)

1. 【特許請求の範囲】 １ 一対の２線回線端子と、該一対の２線回線端
   子を介して２線回線端末に生じた信号をアナロ
   グ・デイジタル変換するＡ／Ｄコンバータと、該
   Ａ／Ｄコンバータの出力信号を一の入力とする第
   １の加算器と、該第１の加算器の出力に接続され
   た４線側出力端子と、Ａ／Ｄコンバータの出力信
   号を入力信号とする２線回線終端回路と、該２線
   回線終端回路の出力信号を一の入力とする第２の
   加算器と、該第２の加算器の出力をデイジタル・
   アナログ変換し一対の２線回線端子を介して２線
   回線端末に供給するＤ／Ａコンバータと、第２の
   加算器の他の入力に接続された４線側入力端子
   と、該４線側入力端子と第１の加算器の他の入力
   との間に挿入されたハイブリツド回路とを有し、
   ４線側入力端子より入力され２線回線及び２線回
   線端末を経由して第１の加算器の一の入力に戻つ
   て来る信号を、４線側入力端子より入力されハイ
   ブリツド回路を介して第１の加算器の他の入力に
   送出される信号で打消すサンプリング系を用いた
   ２線４線変換回路のハイブリツド遅延調整方式に
   おいて、 ハイブリツド回路と第１の加算器の他の入力と
   の間に、 ハイブリツド回路の現時点の出力値とそれ以前
   の出力値とから、前記４線側入力端子より入力さ
   れ２線回線及び２線回線端末を経由して第１の加
   算器の一の入力に戻つて来る信号の遅延時間分だ
   け以前の時刻に対応した補間値を算出する遅延調
   整回路を設けた ことを特徴とするハイブリツド遅延調整方式。