JPH05304164A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05304164A JPH05304164A JP4110070A JP11007092A JPH05304164A JP H05304164 A JPH05304164 A JP H05304164A JP 4110070 A JP4110070 A JP 4110070A JP 11007092 A JP11007092 A JP 11007092A JP H05304164 A JPH05304164 A JP H05304164A
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- JP
- Japan
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- type
- layer
- semiconductor layer
- oxide film
- single crystal
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 高速化、低消費電力化及び高集積化ができ、
製造工程が容易にできることを目的とする。 【構成】 基板１上に絶縁膜２を介してメサ型形状を有
する第１導電型の第１の半導体層３が形成され、第１の
半導体層３の側面に第２導電型の第２の半導体層４，第
１導電型の第３の半導体層５が順次形成された。
製造工程が容易にできることを目的とする。 【構成】 基板１上に絶縁膜２を介してメサ型形状を有
する第１導電型の第１の半導体層３が形成され、第１の
半導体層３の側面に第２導電型の第２の半導体層４，第
１導電型の第３の半導体層５が順次形成された。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくはバイポーラ集積回路に関する。
詳しくはバイポーラ集積回路に関する。
【０００２】
【従来の技術】従来の高速バイポーラトランジスタは、
図１２に示すような構造を持ち、この構造は以下に示す
ような製造工程により製作される。
図１２に示すような構造を持ち、この構造は以下に示す
ような製造工程により製作される。
【０００３】まず、ｐ型Ｓｉ基板４０１上にｎ+ 型コレ
クタ埋め込み層４０２，ｎ- 型コレクタ層４０３が順次
エピタキシャル成長された基板に対し、素子分離用絶縁
領域４０４を設け、コレクタ電極形成領域に隣拡散等を
用いてｎ+ 拡散層４０５を形成する。次にｐ型ドープさ
れたＳｉ層を全面に堆積すると、エピタキシャル層が露
出している部分の上にはｐ型エピタキシャルベース層４
０６ａが、素子分離絶縁膜４０４上にはｐ型ポリシリコ
ン層４０６ｂがそれぞれ選択的に形成され、フォトリソ
グラフィーとＲＩＥ技術により、４０６ａ，４０６ｂを
パターニングする。続いて、全面に絶縁膜４０７を被着
し、ｐ型エピタキシャルベース層４０６ａ上の所定部分
に開口を形成し、ｎ型エミッタポリシリコン膜４０８を
形成する。次に、熱処理によりｎ型エミッタポリシリコ
ン４０８からｎ型の不純物を拡散して、ｎ型エミッタ拡
散層４０９を形成する。最後に、ｐ型ポリシリコン４０
６ｂ上にベース電極を形成するための開口を形成し、エ
ミッタ、ベース、コレクタ電極４１０を形成する。
クタ埋め込み層４０２，ｎ- 型コレクタ層４０３が順次
エピタキシャル成長された基板に対し、素子分離用絶縁
領域４０４を設け、コレクタ電極形成領域に隣拡散等を
用いてｎ+ 拡散層４０５を形成する。次にｐ型ドープさ
れたＳｉ層を全面に堆積すると、エピタキシャル層が露
出している部分の上にはｐ型エピタキシャルベース層４
０６ａが、素子分離絶縁膜４０４上にはｐ型ポリシリコ
ン層４０６ｂがそれぞれ選択的に形成され、フォトリソ
グラフィーとＲＩＥ技術により、４０６ａ，４０６ｂを
パターニングする。続いて、全面に絶縁膜４０７を被着
し、ｐ型エピタキシャルベース層４０６ａ上の所定部分
に開口を形成し、ｎ型エミッタポリシリコン膜４０８を
形成する。次に、熱処理によりｎ型エミッタポリシリコ
ン４０８からｎ型の不純物を拡散して、ｎ型エミッタ拡
散層４０９を形成する。最後に、ｐ型ポリシリコン４０
６ｂ上にベース電極を形成するための開口を形成し、エ
ミッタ、ベース、コレクタ電極４１０を形成する。
【０００４】ところで、かかる構成の高速バイポーラト
ランジスタでは、トレンチ素子分離技術等を用いること
によりトランジスタ面積の縮小を図り高集積化したり、
自己整合技術を用いてエミッタ面積を縮小して低消費電
力化したりする手法が用いられている（ＩＥＤＭ’８
８，１９８８，ｐ７４４参照）。また、トランジスタを
高速化するため、内部ベース形成にホウ素ドープのエピ
タキシャル成長を用い、ベース幅を薄くしたり、寄生抵
抗及び寄生容量等を減少させていた（ＩＥＤＭ’８７，
１９８７，ｐ５８６参照）。
ランジスタでは、トレンチ素子分離技術等を用いること
によりトランジスタ面積の縮小を図り高集積化したり、
自己整合技術を用いてエミッタ面積を縮小して低消費電
力化したりする手法が用いられている（ＩＥＤＭ’８
８，１９８８，ｐ７４４参照）。また、トランジスタを
高速化するため、内部ベース形成にホウ素ドープのエピ
タキシャル成長を用い、ベース幅を薄くしたり、寄生抵
抗及び寄生容量等を減少させていた（ＩＥＤＭ’８７，
１９８７，ｐ５８６参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の高速バイポーラトランジスタにおいては、エミ
ッタ層、ベース層、コレクタ層が基板面に対して垂直方
向に積層されるため、ベース電極及びコレクタ電極を素
子内部から基板表面まで引き出すための引き出しベース
ポリシリコン層４０６ｂ及び埋め込みｎ型高濃度不純物
層４０２等が必要になる。このため、実際の素子動作に
は無関係の部分でベース抵抗やコレクタ抵抗並びにコレ
クタ容量や基板容量等の寄生成分が増大し、デバイスの
高速化が困難になるという問題があった。加えて、埋め
込みｎ型高濃度不純物４０６ａの存在により、隣接する
素子同士を分離するための素子分離領域が必要になるた
め、素子面積が増大しかつ工程が複雑になるという問題
があった。この素子分離による素子面積の増大は、トレ
ンチ素子分離技術を用いることにより、ある程度緩和さ
れるが、製造工程はさらに複雑になるという問題もあっ
た。
た従来の高速バイポーラトランジスタにおいては、エミ
ッタ層、ベース層、コレクタ層が基板面に対して垂直方
向に積層されるため、ベース電極及びコレクタ電極を素
子内部から基板表面まで引き出すための引き出しベース
ポリシリコン層４０６ｂ及び埋め込みｎ型高濃度不純物
層４０２等が必要になる。このため、実際の素子動作に
は無関係の部分でベース抵抗やコレクタ抵抗並びにコレ
クタ容量や基板容量等の寄生成分が増大し、デバイスの
高速化が困難になるという問題があった。加えて、埋め
込みｎ型高濃度不純物４０６ａの存在により、隣接する
素子同士を分離するための素子分離領域が必要になるた
め、素子面積が増大しかつ工程が複雑になるという問題
があった。この素子分離による素子面積の増大は、トレ
ンチ素子分離技術を用いることにより、ある程度緩和さ
れるが、製造工程はさらに複雑になるという問題もあっ
た。
【０００６】本発明の目的は、上述した問題点に鑑み、
簡便な製造工程により高速化、低消費電力化及び高集積
化ができる半導体装置を提供するものである。
簡便な製造工程により高速化、低消費電力化及び高集積
化ができる半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上述した目的を
達成するため、基板上に絶縁膜を介してメサ型形状を有
する第１導電型の第１の半導体層が形成され、前記第１
の半導体層の側面に第２導電型の第２の半導体層，第１
導電型の第３の半導体層が順次形成されたものである。
達成するため、基板上に絶縁膜を介してメサ型形状を有
する第１導電型の第１の半導体層が形成され、前記第１
の半導体層の側面に第２導電型の第２の半導体層，第１
導電型の第３の半導体層が順次形成されたものである。
【０００８】
【作用】本発明においては、第１導電型の第１の半導体
層、第２導電型の第２の半導体層、第１導電型の第３の
半導体層が基板面に対して水平方向に積層されたので、
引き出しのためのベ−ス領域及び埋め込みコレクタ領域
が不要となり、ベース電極やコレクタ電極の取り出しが
容易になると共に、トレンチ素子分離技術等を用いるこ
とがなくなり素子分離が容易になる。よって、ベース抵
抗、コレクタ抵抗、コレクタ容量及び基板容量等が低減
すると共に、素子面積が縮小化され、製造工程が簡略化
する。
層、第２導電型の第２の半導体層、第１導電型の第３の
半導体層が基板面に対して水平方向に積層されたので、
引き出しのためのベ−ス領域及び埋め込みコレクタ領域
が不要となり、ベース電極やコレクタ電極の取り出しが
容易になると共に、トレンチ素子分離技術等を用いるこ
とがなくなり素子分離が容易になる。よって、ベース抵
抗、コレクタ抵抗、コレクタ容量及び基板容量等が低減
すると共に、素子面積が縮小化され、製造工程が簡略化
する。
【０００９】
【実施例】以下、本発明の半導体装置に係わる実施例を
図１乃至図１１に基づいて説明する。
図１乃至図１１に基づいて説明する。
【００１０】図１は第１の実施例のバイポーラトランジ
スタの構造を示す断面図であり、（ａ）は断面構造を、
（ｂ）は平面構造を示している（以下、各図面において
も同様）。図面において、トランジスタは、ｐ型シリコ
ン基板上１にシリコン酸化膜２を有し、このシリンコン
酸化膜２上の所定部分上に、島状の半導体層を持つ。こ
の島状の半導体層は、一方の端から、ｎ+ 型単結晶シリ
コン層１３ａ、ｎ型単結晶シリコン層３、ｐ型の単結晶
シリコン層４、ｎ型の単結晶シリコン層５、ｎ+ 型単結
晶シリコン層１３ｂ、ｎ+ 型の多結晶シリコン層８の各
層が順番に基板面に対して水平に積層されている。ま
た、前記島半導体状領域の積層する方向に対して直行
し、かつ前記ｐ型の単結晶シリコン層４の上面と側面全
体、及び前記ｎ型の単結晶シリコン層３，５の上面と側
面一部を囲む配置で、下からｐ+ 型多結晶シリコン層
９、シリコン酸化膜１０、シリコン窒化膜１１が積層さ
れている。そして、前記構成素子全面上はシリコン酸化
膜で被覆され、前記ｎ+ 型単結晶シリコン層１３ａ、ｎ
+ 多結晶シリコン層８、ｐ+ 多結晶シリコン層９上には
コンタクトホールが形成されており、このコンタクトホ
ールを通して金属電極１５と接続されている。この素子
において、ｐ+ 型多結晶シリコン層９と接続している電
極はベース電極となり、ｎ+ 型単結晶シリコン層１３
ａ、ｎ+ 多結晶シリコン層８と接続している電極はエミ
ッタ電極あるいはコレクタ電極となる。
スタの構造を示す断面図であり、（ａ）は断面構造を、
（ｂ）は平面構造を示している（以下、各図面において
も同様）。図面において、トランジスタは、ｐ型シリコ
ン基板上１にシリコン酸化膜２を有し、このシリンコン
酸化膜２上の所定部分上に、島状の半導体層を持つ。こ
の島状の半導体層は、一方の端から、ｎ+ 型単結晶シリ
コン層１３ａ、ｎ型単結晶シリコン層３、ｐ型の単結晶
シリコン層４、ｎ型の単結晶シリコン層５、ｎ+ 型単結
晶シリコン層１３ｂ、ｎ+ 型の多結晶シリコン層８の各
層が順番に基板面に対して水平に積層されている。ま
た、前記島半導体状領域の積層する方向に対して直行
し、かつ前記ｐ型の単結晶シリコン層４の上面と側面全
体、及び前記ｎ型の単結晶シリコン層３，５の上面と側
面一部を囲む配置で、下からｐ+ 型多結晶シリコン層
９、シリコン酸化膜１０、シリコン窒化膜１１が積層さ
れている。そして、前記構成素子全面上はシリコン酸化
膜で被覆され、前記ｎ+ 型単結晶シリコン層１３ａ、ｎ
+ 多結晶シリコン層８、ｐ+ 多結晶シリコン層９上には
コンタクトホールが形成されており、このコンタクトホ
ールを通して金属電極１５と接続されている。この素子
において、ｐ+ 型多結晶シリコン層９と接続している電
極はベース電極となり、ｎ+ 型単結晶シリコン層１３
ａ、ｎ+ 多結晶シリコン層８と接続している電極はエミ
ッタ電極あるいはコレクタ電極となる。
【００１１】次に、かかる構成を有するトランジスタの
製造方法について述べる。
製造方法について述べる。
【００１２】まず、ｐ型シリコン基板１上に熱酸化によ
りシリコン酸化膜２を形成し、前記シリコン酸化膜２に
開口を形成する。そして、全面にｎ型の多結晶または非
晶質シリコンを堆積し、レーザーアニール等により単結
晶化させた後、非等方性エッチングを用いてパターニン
グし、基板面に対して垂直な面を持つｎ型単結晶シリコ
ン層３を形成する（図２）。
りシリコン酸化膜２を形成し、前記シリコン酸化膜２に
開口を形成する。そして、全面にｎ型の多結晶または非
晶質シリコンを堆積し、レーザーアニール等により単結
晶化させた後、非等方性エッチングを用いてパターニン
グし、基板面に対して垂直な面を持つｎ型単結晶シリコ
ン層３を形成する（図２）。
【００１３】次に、選択エピタキシャル成長技術を用い
て、ｐ型単結晶シリコン層４、ｎ型単結晶シリコン層５
をｎ型単結晶シリコン層３を覆うように連続して形成し
た後、全面にシリコン酸化膜６、シリコン窒化膜７を堆
積し、これらの膜をパターニングして、前記半導体領域
以外の領域に基板研磨のストッパー膜を形成する。そし
て、全面にｎ+ 型多結晶シリコン層８を堆積する（図
３）。
て、ｐ型単結晶シリコン層４、ｎ型単結晶シリコン層５
をｎ型単結晶シリコン層３を覆うように連続して形成し
た後、全面にシリコン酸化膜６、シリコン窒化膜７を堆
積し、これらの膜をパターニングして、前記半導体領域
以外の領域に基板研磨のストッパー膜を形成する。そし
て、全面にｎ+ 型多結晶シリコン層８を堆積する（図
３）。
【００１４】次に、前記シリコン窒化膜７をストッパー
として基板研磨を行い、ｎ型単結晶シリコン層３、ｐ型
単結晶シリコン層４、ｎ型単結晶シリコン層５を露出さ
せる。この時の半導体層の厚さは、シリコン酸化膜６及
びシリコン窒化膜７の厚さによって決定される。そし
て、ｐ型多結晶シリコン層９、シリコン酸化膜１０、シ
リコン窒化膜１１を堆積し、これらの膜をパターニング
する（図４）。
として基板研磨を行い、ｎ型単結晶シリコン層３、ｐ型
単結晶シリコン層４、ｎ型単結晶シリコン層５を露出さ
せる。この時の半導体層の厚さは、シリコン酸化膜６及
びシリコン窒化膜７の厚さによって決定される。そし
て、ｐ型多結晶シリコン層９、シリコン酸化膜１０、シ
リコン窒化膜１１を堆積し、これらの膜をパターニング
する（図４）。
【００１５】次に、全体をパターニングして素子領域を
決定した後、全面にシリコン酸化膜１２を堆積し、異方
性エッチングを行うことにより、半導体層の側面にシリ
コン酸化膜側壁１２を形成する。そして、シリコン窒化
膜１１及びシリコン酸化膜側壁１２をマスクとして、ｎ
型不純物をイオン注入することにより、ｎ+ 型単結晶シ
リコン領域１３ａ，１３ｂを形成する（図５）。
決定した後、全面にシリコン酸化膜１２を堆積し、異方
性エッチングを行うことにより、半導体層の側面にシリ
コン酸化膜側壁１２を形成する。そして、シリコン窒化
膜１１及びシリコン酸化膜側壁１２をマスクとして、ｎ
型不純物をイオン注入することにより、ｎ+ 型単結晶シ
リコン領域１３ａ，１３ｂを形成する（図５）。
【００１６】次に、全面にシリコン酸化膜１４を堆積し
た後、ランプアニール等により不純物の活性化を行う。
最後に、シリコン酸化膜１４，１０、シリコン窒化膜１
１に開口を形成し、この開口を通してｎ+ 型単結晶シリ
コン領域１３ａ，１３ｂ、ｐ+ 型多結晶シリコン層９と
電気的に接続する金属電極１５を堆積、パターニングし
て、本バイポーラトランジスタの製造工程を完了する
（図１）。
た後、ランプアニール等により不純物の活性化を行う。
最後に、シリコン酸化膜１４，１０、シリコン窒化膜１
１に開口を形成し、この開口を通してｎ+ 型単結晶シリ
コン領域１３ａ，１３ｂ、ｐ+ 型多結晶シリコン層９と
電気的に接続する金属電極１５を堆積、パターニングし
て、本バイポーラトランジスタの製造工程を完了する
（図１）。
【００１７】斯くして、本実施例によれば、コレクタ領
域、ベース領域、エミッタ領域が基板面に対して水平方
向に積層される構造のため、引き出しのためのベース領
域や埋め込みコレクタ領域等素子の動作には直接関係の
ない寄生領域、及び素子分離のための工程が不要にな
る。そのため、ベース抵抗、コレクタ抵抗、コレクタ容
量、基板容量等の寄生成分が減少し、素子の高速性が向
上するとともに、素子面積が縮小され、製造工程も簡略
化される。
域、ベース領域、エミッタ領域が基板面に対して水平方
向に積層される構造のため、引き出しのためのベース領
域や埋め込みコレクタ領域等素子の動作には直接関係の
ない寄生領域、及び素子分離のための工程が不要にな
る。そのため、ベース抵抗、コレクタ抵抗、コレクタ容
量、基板容量等の寄生成分が減少し、素子の高速性が向
上するとともに、素子面積が縮小され、製造工程も簡略
化される。
【００１８】図６は、他の実施例のバイポーラトランジ
スタ構造を示す断面図である。このトランジスタは、対
称の構造を持つ２つの第１の実施例のトランジスタの、
ｎ+型単結晶シリコン領域１３ａを共通にして１つの島
状領域とし、かつｎ+ 単結晶シリコン領域１３ａ，１３
ｂ、ｎ+ 多結晶シリコン層８、ｐ+ 多結晶シリコン層９
の上面に、シリサイドをはりつけた構造を持つ。
スタ構造を示す断面図である。このトランジスタは、対
称の構造を持つ２つの第１の実施例のトランジスタの、
ｎ+型単結晶シリコン領域１３ａを共通にして１つの島
状領域とし、かつｎ+ 単結晶シリコン領域１３ａ，１３
ｂ、ｎ+ 多結晶シリコン層８、ｐ+ 多結晶シリコン層９
の上面に、シリサイドをはりつけた構造を持つ。
【００１９】かかるトランジスタ製造方法は、第１の実
施例の製造方法と同様に、図４の構造を形成した後、全
体をパターニングする際に、ｎ型単結晶シリコン層を２
分割せずにパターニングする。そして、全面にシリコン
酸化膜１２を堆積し、ランプアニール等により不純物の
活性化を行ったのち、異方性エッチングを行うことによ
り、半導体層の側面にシリコン酸化膜側壁１２を形成す
る。そして、シリコン窒化膜１１及びシリコン酸化膜側
壁１２をマスクとして、ｎ型不純物をイオン注入するこ
とより、ｎ+ 型単結晶シリコン領域１３ａ，１３ｂを形
成する（図７，図８）。
施例の製造方法と同様に、図４の構造を形成した後、全
体をパターニングする際に、ｎ型単結晶シリコン層を２
分割せずにパターニングする。そして、全面にシリコン
酸化膜１２を堆積し、ランプアニール等により不純物の
活性化を行ったのち、異方性エッチングを行うことによ
り、半導体層の側面にシリコン酸化膜側壁１２を形成す
る。そして、シリコン窒化膜１１及びシリコン酸化膜側
壁１２をマスクとして、ｎ型不純物をイオン注入するこ
とより、ｎ+ 型単結晶シリコン領域１３ａ，１３ｂを形
成する（図７，図８）。
【００２０】次に、熱リン酸等によるエッチングでシリ
コン窒化膜１１を除去し、弗酸系のエッチング液により
シリコン酸化膜１０を除去する。ついで、全面にチタニ
ウム等の金属を被着して８５０度程度の熱処理を行うこ
とにより、シリコン上のチタニウムをシリサイデーショ
ンしてチタニウムダイシリサイド膜１６を形成し、シリ
コン上以外のチタニウムを硫酸化水処理によって除去す
る（図９）。
コン窒化膜１１を除去し、弗酸系のエッチング液により
シリコン酸化膜１０を除去する。ついで、全面にチタニ
ウム等の金属を被着して８５０度程度の熱処理を行うこ
とにより、シリコン上のチタニウムをシリサイデーショ
ンしてチタニウムダイシリサイド膜１６を形成し、シリ
コン上以外のチタニウムを硫酸化水処理によって除去す
る（図９）。
【００２１】最後に、全面にシリコン酸化膜１４を堆積
した後、シリコン酸化膜１４に開口を形成し、この開口
を通してチタニウムシリサイド層１６と電気的に接続す
る金属電極１５を堆積、パターニングして、本バイポー
ラトランジスタの製造工程を完了する（図６）。
した後、シリコン酸化膜１４に開口を形成し、この開口
を通してチタニウムシリサイド層１６と電気的に接続す
る金属電極１５を堆積、パターニングして、本バイポー
ラトランジスタの製造工程を完了する（図６）。
【００２２】したがって、本実施例によれば、複数の素
子のエミッタ領域あるいはコレクタ領域を共通化できる
ため、例えばＥＣＬ回路を形成するときなどは、２つの
素子のエミッタ間を配線で接続する必要がなくなり、配
線抵抗や素子面積を縮小することが可能になる。また、
シリサイドを用いることにより、ｎ+ 多結晶シリコン層
８や、ｐ+ 多結晶シリコン層９の部分をそのまま配線と
して用いたり、ｐ+ 多結晶シリコン層９上でのシリサイ
ドと金属電極のコンタクトを素子領域上から引き出し
て、広い場所で取ることも可能になる。
子のエミッタ領域あるいはコレクタ領域を共通化できる
ため、例えばＥＣＬ回路を形成するときなどは、２つの
素子のエミッタ間を配線で接続する必要がなくなり、配
線抵抗や素子面積を縮小することが可能になる。また、
シリサイドを用いることにより、ｎ+ 多結晶シリコン層
８や、ｐ+ 多結晶シリコン層９の部分をそのまま配線と
して用いたり、ｐ+ 多結晶シリコン層９上でのシリサイ
ドと金属電極のコンタクトを素子領域上から引き出し
て、広い場所で取ることも可能になる。
【００２３】図１０は、本発明の第３の実施例の電界効
果トランジスタの構造の断面図及び平面図である。この
構造は、第１の実施例の構造において、ｐ+ 多結晶シリ
コン層９をｎ+ 型多結晶シリコン層１８に置換し、ｎ型
単結晶シリコン層３、ｐ型の単結晶シリコン層４、ｎ型
の単結晶シリコン層５と、ｎ+ 多結晶シリコン層１８の
間にシリコン酸化膜１７を挿入することにより構成され
る。
果トランジスタの構造の断面図及び平面図である。この
構造は、第１の実施例の構造において、ｐ+ 多結晶シリ
コン層９をｎ+ 型多結晶シリコン層１８に置換し、ｎ型
単結晶シリコン層３、ｐ型の単結晶シリコン層４、ｎ型
の単結晶シリコン層５と、ｎ+ 多結晶シリコン層１８の
間にシリコン酸化膜１７を挿入することにより構成され
る。
【００２４】かかるトランジスタの製造方法は、第１の
実施例の製造方法と同様に、図３の構造を形成し、シリ
コン窒化膜７をストッパーとして基板研磨を行った後、
素子領域のパターニングを行う。そして、シリコン領域
全面を酸化してゲート酸化膜１７を形成し、ｎ+ 多結晶
シリコン層１８、シリコン酸化膜１０、シリコン窒化膜
１１を堆積し、これらの膜をパターニングする（図１
１）。
実施例の製造方法と同様に、図３の構造を形成し、シリ
コン窒化膜７をストッパーとして基板研磨を行った後、
素子領域のパターニングを行う。そして、シリコン領域
全面を酸化してゲート酸化膜１７を形成し、ｎ+ 多結晶
シリコン層１８、シリコン酸化膜１０、シリコン窒化膜
１１を堆積し、これらの膜をパターニングする（図１
１）。
【００２５】以降は、第１の実施例と同様に、全面にシ
リコン酸化膜１２を堆積し、異方性エッチングを行うこ
とにより、半導体層の側面にシリコン酸化膜側壁１２を
形成する。そして、シリコン窒化膜１１及びシリコン酸
化膜側壁１２をマスクとして、ｎ型不純物をイオン注入
することにより、ｎ+ 型単結晶シリコン領域１３ａ，１
３ｂを形成する。そして、全面にシリコン酸化膜１４を
堆積した後、ランプアニール等により不純物の活性化を
行う。最後に、シリコン酸化膜１４，１０、シリコン窒
化膜１１に開口を形成し、この開口を通して金属電極１
５をｎ+ 型単結晶シリコン領域１３ａ、ｎ+ 型多結晶シ
リコン層８，１８と電気的に接続させ、パターニングし
て、本電界効果トランジスタの製造工程を完了する（図
１０）。
リコン酸化膜１２を堆積し、異方性エッチングを行うこ
とにより、半導体層の側面にシリコン酸化膜側壁１２を
形成する。そして、シリコン窒化膜１１及びシリコン酸
化膜側壁１２をマスクとして、ｎ型不純物をイオン注入
することにより、ｎ+ 型単結晶シリコン領域１３ａ，１
３ｂを形成する。そして、全面にシリコン酸化膜１４を
堆積した後、ランプアニール等により不純物の活性化を
行う。最後に、シリコン酸化膜１４，１０、シリコン窒
化膜１１に開口を形成し、この開口を通して金属電極１
５をｎ+ 型単結晶シリコン領域１３ａ、ｎ+ 型多結晶シ
リコン層８，１８と電気的に接続させ、パターニングし
て、本電界効果トランジスタの製造工程を完了する（図
１０）。
【００２６】
【発明の効果】以上説明したように本発明によれば、バ
イポーラトランジスタの引き出しのためのベース領域や
埋め込みコレクタ領域等素子の動作には直接関係のない
寄生領域、及び素子分離のための工程が不要になる。そ
のため、ベース抵抗、コレクタ抵抗、コレクタ容量、基
板容量等の寄生成分が減少し、素子の高速性が向上する
とともに、素子面積が縮小され、製造工程も簡略化され
る。また、容易にＥＣＬ回路を組むことも可能になる。
イポーラトランジスタの引き出しのためのベース領域や
埋め込みコレクタ領域等素子の動作には直接関係のない
寄生領域、及び素子分離のための工程が不要になる。そ
のため、ベース抵抗、コレクタ抵抗、コレクタ容量、基
板容量等の寄生成分が減少し、素子の高速性が向上する
とともに、素子面積が縮小され、製造工程も簡略化され
る。また、容易にＥＣＬ回路を組むことも可能になる。
【００２７】また、電界効果トランジスタに適用する
と、実効ゲート長をエピタキシャル成長時の膜厚によっ
て決定できるようになるため、リソグラファ限界以下の
ゲート長が実現可能となり、かつソース、ドレイン領域
が下地の酸化膜によって制限されるために、寄生容量も
低減され、素子の高速性を向上できる。
と、実効ゲート長をエピタキシャル成長時の膜厚によっ
て決定できるようになるため、リソグラファ限界以下の
ゲート長が実現可能となり、かつソース、ドレイン領域
が下地の酸化膜によって制限されるために、寄生容量も
低減され、素子の高速性を向上できる。
【図１】本発明の第１の実施例のバイポーラトランジス
タの断面図及び平面図。
タの断面図及び平面図。
【図２】本発明の第１の実施例のバイポーラトランジス
タの製造工程断面図及び製造工程平面図。
タの製造工程断面図及び製造工程平面図。
【図３】本発明の第１の実施例のバイポーラトランジス
タの製造工程断面図。
タの製造工程断面図。
【図４】本発明の第１の実施例のバイポーラトランジス
タの製造工程断面図及び製造工程平面図。
タの製造工程断面図及び製造工程平面図。
【図５】本発明の第１の実施例のバイポーラトランジス
タの製造工程断面図及び製造工程平面図。
タの製造工程断面図及び製造工程平面図。
【図６】本発明の第２の実施例のバイポーラトランジス
タの断面図。
タの断面図。
【図７】本発明の第２の実施例のバイポーラトランジス
タの製造工程断面図。
タの製造工程断面図。
【図８】本発明の第２の実施例のバイポーラトランジス
タの製造工程断面図及び製造工程平面図。
タの製造工程断面図及び製造工程平面図。
【図９】本発明の第２の実施例のバイポーラトランジス
タの製造工程断面図。
タの製造工程断面図。
【図１０】本発明の第３の実施例の電界効果トランジス
タの断面図及び平面図。
タの断面図及び平面図。
【図１１】本発明の第３の実施例の電界効果トランジス
タの製造工程断面図及び製造工程平面図。
タの製造工程断面図及び製造工程平面図。
【図１２】従来のバイポーラトランジスタの断面図。
１ ｐ型シリコン基板 ２，６，１０，１７ シリコン酸化膜 ３ ｎ型単結晶シリコン層 ４ ｐ型単結晶シリコン層 ５ ｎ型単結晶シリコン層 ７，１１ シリコン窒化膜 ８，１７ ｎ+ 多結晶シリコン層 ９ ｐ+ 多結晶シリコン層 １２ シリコン酸化膜側壁 １３ａ，１３ｂ ｎ+ 型単結晶シリコン層 １５ 金属電極 １６ シリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｓ
Claims (1)
- 【請求項１】 基板上に絶縁膜を介してメサ型形状を有
する第１導電型の第１の半導体層が形成され、前記第１
の半導体層の側面に第２導電型の第２の半導体層，第１
導電型の第３の半導体層が順次形成されたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110070A JPH05304164A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110070A JPH05304164A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304164A true JPH05304164A (ja) | 1993-11-16 |
Family
ID=14526294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110070A Pending JPH05304164A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766305A3 (de) * | 1995-09-28 | 1999-11-17 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von BiCMOS-Schaltungen auf SOI |
-
1992
- 1992-04-28 JP JP4110070A patent/JPH05304164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766305A3 (de) * | 1995-09-28 | 1999-11-17 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von BiCMOS-Schaltungen auf SOI |
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