JPH056896A - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- JPH056896A JPH056896A JP3156639A JP15663991A JPH056896A JP H056896 A JPH056896 A JP H056896A JP 3156639 A JP3156639 A JP 3156639A JP 15663991 A JP15663991 A JP 15663991A JP H056896 A JPH056896 A JP H056896A
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- semiconductor substrate
- oxide film
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Abstract
(57)【要約】
【目的】 本発明は、素子間分離領域とコレクタ領域に
特徴を有するバイポーラトランジスタと製造方法に関
し、高速動作特性を向上することを目的とする。 【構成】 半導体基板１にＬＯＣＯＳ酸化膜４を形成
し、ＬＯＣＯＳ酸化膜４が形成されていない半導体基板
１の領域より大きく、周囲にＬＯＣＯＳ酸化膜４を残す
凹部を形成し、凹部内に露出する半導体基板１の表面に
メタルシリサイド膜６を形成し、その上に多結晶半導体
層７を形成し、この多結晶半導体層７を凹部のみに残し
て平坦化し、この多結晶半導体層７に不純物を導入して
低抵抗化し、平坦化された多結晶半導体層７に絶縁膜８
を形成し、この絶縁膜８に支持基板９を貼り合わせ、半
導体基板１の背面をＬＯＣＯＳ酸化膜４が露出するまで
研磨し、この研磨工程によって残された半導体基板１を
コレクタ領域とし、このメタルシリサイド膜をコレクタ
引出し領域として引き出すように構成した。
特徴を有するバイポーラトランジスタと製造方法に関
し、高速動作特性を向上することを目的とする。 【構成】 半導体基板１にＬＯＣＯＳ酸化膜４を形成
し、ＬＯＣＯＳ酸化膜４が形成されていない半導体基板
１の領域より大きく、周囲にＬＯＣＯＳ酸化膜４を残す
凹部を形成し、凹部内に露出する半導体基板１の表面に
メタルシリサイド膜６を形成し、その上に多結晶半導体
層７を形成し、この多結晶半導体層７を凹部のみに残し
て平坦化し、この多結晶半導体層７に不純物を導入して
低抵抗化し、平坦化された多結晶半導体層７に絶縁膜８
を形成し、この絶縁膜８に支持基板９を貼り合わせ、半
導体基板１の背面をＬＯＣＯＳ酸化膜４が露出するまで
研磨し、この研磨工程によって残された半導体基板１を
コレクタ領域とし、このメタルシリサイド膜をコレクタ
引出し領域として引き出すように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、素子間分離領域とコレ
クタ領域に特徴を有するバイポーラトランジスタおよび
その製造方法に関する。
クタ領域に特徴を有するバイポーラトランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】図４は、従来のバイポーラトランジスタ
の構成説明図である。この図において、３１はｐ型半導
体基板、３２はｎ+ 型埋め込み層、３３はｎ型コレクタ
領域、３４はｐ+ 型領域、３５はｐ型ベース領域、３６
はｎ+ 型エミッタ領域、３７はｐ+ 型ベース引出し領
域、３８はｎ+ 型コレクタ引出し領域、３９はベース電
極、４０はエミッタ電極、４１はコレクタ電極である。
の構成説明図である。この図において、３１はｐ型半導
体基板、３２はｎ+ 型埋め込み層、３３はｎ型コレクタ
領域、３４はｐ+ 型領域、３５はｐ型ベース領域、３６
はｎ+ 型エミッタ領域、３７はｐ+ 型ベース引出し領
域、３８はｎ+ 型コレクタ引出し領域、３９はベース電
極、４０はエミッタ電極、４１はコレクタ電極である。
【０００３】図４に示されているように、従来のバイポ
ーラトランジスタにおいては、コレクタ領域の底面およ
び側面がｐｎ接合によって他の領域から分離されてお
り、これを製造する過程で一連の工程を半導体基板の片
側から加えることができるため、複数のバイポーラトラ
ンジスタを集積化することが容易であった。
ーラトランジスタにおいては、コレクタ領域の底面およ
び側面がｐｎ接合によって他の領域から分離されてお
り、これを製造する過程で一連の工程を半導体基板の片
側から加えることができるため、複数のバイポーラトラ
ンジスタを集積化することが容易であった。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来のバイポーラトランジスタはｐｎ接合によって他の
領域から分離されているため、その寄生容量を無視する
ことができず、また、その構造に起因して長く引き回さ
れるコレクタ領域とコレクタ引出し領域が不純物の拡散
によって形成されているため、その引出し抵抗が無視出
来ず、これを組み込んだ回路を高速化する上で問題があ
った。
従来のバイポーラトランジスタはｐｎ接合によって他の
領域から分離されているため、その寄生容量を無視する
ことができず、また、その構造に起因して長く引き回さ
れるコレクタ領域とコレクタ引出し領域が不純物の拡散
によって形成されているため、その引出し抵抗が無視出
来ず、これを組み込んだ回路を高速化する上で問題があ
った。
【０００５】
【課題を解決するための手段】本発明にかかるバイポー
ラトランジスタにおいては、上記の課題を解決するため
に、コレクタ領域の底面および側面が絶縁体膜によって
包囲され、該コレクタ領域からの引出し領域がメタルシ
リサイド膜である構成を採用した。
ラトランジスタにおいては、上記の課題を解決するため
に、コレクタ領域の底面および側面が絶縁体膜によって
包囲され、該コレクタ領域からの引出し領域がメタルシ
リサイド膜である構成を採用した。
【０００６】また、本発明にかかるバイポーラトランジ
スタの製造方法においては、半導体基板上に素子分離用
ＬＯＣＯＳ酸化膜を形成する工程と、該半導体基板上
に、該ＬＯＣＯＳ酸化膜が形成されていない半導体基板
の領域より大きく、周囲に該ＬＯＣＯＳ酸化膜を残す開
口を有するレジスト膜を形成する工程と、該レジスト膜
をマスクとして該ＬＯＣＯＳ酸化膜をエッチング除去し
て凹部を形成する工程と、該凹部内の露出した半導体基
板表面にメタルシリサイド膜を形成する工程と、該半導
体基板全面に多結晶半導体層を堆積する工程と、該凹部
のみに多結晶半導体層を残して該多結晶半導体層を平坦
化する工程と、該多結晶半導体層に高濃度の不純物を導
入する工程と、平坦化された該多結晶半導体層の上に絶
縁膜を形成する工程と、該絶縁膜に支持基板を貼り合わ
せる工程と、該半導体基板の背面をＬＯＣＯＳ酸化膜が
露出するまで研磨する工程と、該研磨工程によって残さ
れた半導体基板をコレクタ領域とし、該メタルシリサイ
ド膜をコレクタ引出し領域として引き出す工程を含む構
成を採用した。
スタの製造方法においては、半導体基板上に素子分離用
ＬＯＣＯＳ酸化膜を形成する工程と、該半導体基板上
に、該ＬＯＣＯＳ酸化膜が形成されていない半導体基板
の領域より大きく、周囲に該ＬＯＣＯＳ酸化膜を残す開
口を有するレジスト膜を形成する工程と、該レジスト膜
をマスクとして該ＬＯＣＯＳ酸化膜をエッチング除去し
て凹部を形成する工程と、該凹部内の露出した半導体基
板表面にメタルシリサイド膜を形成する工程と、該半導
体基板全面に多結晶半導体層を堆積する工程と、該凹部
のみに多結晶半導体層を残して該多結晶半導体層を平坦
化する工程と、該多結晶半導体層に高濃度の不純物を導
入する工程と、平坦化された該多結晶半導体層の上に絶
縁膜を形成する工程と、該絶縁膜に支持基板を貼り合わ
せる工程と、該半導体基板の背面をＬＯＣＯＳ酸化膜が
露出するまで研磨する工程と、該研磨工程によって残さ
れた半導体基板をコレクタ領域とし、該メタルシリサイ
ド膜をコレクタ引出し領域として引き出す工程を含む構
成を採用した。
【０００７】また本発明にかかるバイポーラトランジス
タの他の製造方法においては、半導体基板上に素子分離
用のＬＯＣＯＳ酸化膜を形成する工程と、該半導体基板
上に、該ＬＯＣＯＳ酸化膜が形成されていない半導体基
板の領域より大きく、周囲に該ＬＯＣＯＳ酸化膜を残す
開口を有するレジスト膜を形成する工程と、該レジスト
膜をマスクとして該ＬＯＣＯＳ酸化膜をエッチング除去
して凹部を形成する工程と、該凹部内の露出した半導体
基板表面にメタルシリサイド膜を形成する工程と、該半
導体基板全面に絶縁膜を堆積する工程と、該絶縁膜の表
面を平坦化する工程と、平坦化された該絶縁膜の上に支
持基板を貼り合わせる工程と、該半導体基板の背面をＬ
ＯＣＯＳ酸化膜が露出するまで研磨する工程と、該研磨
工程によって残された半導体基板をコレクタ領域とし、
該メタルシリサイド膜をコレクタ引出し領域として引き
出す工程を含む構成を採用した。
タの他の製造方法においては、半導体基板上に素子分離
用のＬＯＣＯＳ酸化膜を形成する工程と、該半導体基板
上に、該ＬＯＣＯＳ酸化膜が形成されていない半導体基
板の領域より大きく、周囲に該ＬＯＣＯＳ酸化膜を残す
開口を有するレジスト膜を形成する工程と、該レジスト
膜をマスクとして該ＬＯＣＯＳ酸化膜をエッチング除去
して凹部を形成する工程と、該凹部内の露出した半導体
基板表面にメタルシリサイド膜を形成する工程と、該半
導体基板全面に絶縁膜を堆積する工程と、該絶縁膜の表
面を平坦化する工程と、平坦化された該絶縁膜の上に支
持基板を貼り合わせる工程と、該半導体基板の背面をＬ
ＯＣＯＳ酸化膜が露出するまで研磨する工程と、該研磨
工程によって残された半導体基板をコレクタ領域とし、
該メタルシリサイド膜をコレクタ引出し領域として引き
出す工程を含む構成を採用した。
【０００８】
【作用】上記本発明の構成を採用することにより、すな
わち、バイポーラトランジスタを他の領域から絶縁膜に
よって分離しているため、寄生容量を低減でき、また、
コレクタ領域からの引出し領域がメタルシリサイド膜に
よって引き出されるため、コレクタ抵抗が低減され、そ
の結果、バイポーラトランジスタの高速動作特性を向上
することができる。また、本発明の製造方法を採用する
ことによって、上記のバイポーラトランジスタを能率よ
く、歩留り高く製造することがてきる。
わち、バイポーラトランジスタを他の領域から絶縁膜に
よって分離しているため、寄生容量を低減でき、また、
コレクタ領域からの引出し領域がメタルシリサイド膜に
よって引き出されるため、コレクタ抵抗が低減され、そ
の結果、バイポーラトランジスタの高速動作特性を向上
することができる。また、本発明の製造方法を採用する
ことによって、上記のバイポーラトランジスタを能率よ
く、歩留り高く製造することがてきる。
【０００９】
【実施例】以下、本発明の実施例を説明する。
（第１実施例）図１（Ａ）〜（Ｄ）、図２（Ｅ）〜
（Ｇ）は、本発明の第１実施例の製造工程説明図であ
る。
（Ｇ）は、本発明の第１実施例の製造工程説明図であ
る。
【００１０】この図において、１はＳｉ基板、２はパッ
ド酸化膜、３はＣＶＤ窒化膜、４はＬＯＣＯＳ酸化膜、
５はレジストパターン、６はＴｉＳｉ2 膜、７は多結晶
Ｓｉ層、８は酸化膜、９はシリコン支持基板、１０はｎ
+ 領域、１１は酸化膜、１２はベース領域、１３はエミ
ッタ領域、１４は酸化膜、１５はベース電極、１６は多
結晶Ｓｉ層、１７はエミッタ電極、１８はコレクタ電極
１８である。この図により第１実施例の製造工程を順次
説明する。
ド酸化膜、３はＣＶＤ窒化膜、４はＬＯＣＯＳ酸化膜、
５はレジストパターン、６はＴｉＳｉ2 膜、７は多結晶
Ｓｉ層、８は酸化膜、９はシリコン支持基板、１０はｎ
+ 領域、１１は酸化膜、１２はベース領域、１３はエミ
ッタ領域、１４は酸化膜、１５はベース電極、１６は多
結晶Ｓｉ層、１７はエミッタ電極、１８はコレクタ電極
１８である。この図により第１実施例の製造工程を順次
説明する。
【００１１】第１工程（図１（Ａ）参照）
ｎ型のＳｉ基板１上の全面に、厚さ２０ｎｍのパッド酸
化膜２と厚さ１５０ｎｍのＣＶＤ窒化膜３を形成した
後、この２層にフォトリソグラフィー技術を適用して、
バイポーラトランジスタ形成領域を画定するパターニン
グを行い、これをマスクにしてＳｉ基板１を熱酸化して
厚さ８００ｎｍのＬＯＣＯＳ酸化膜４を形成する。
化膜２と厚さ１５０ｎｍのＣＶＤ窒化膜３を形成した
後、この２層にフォトリソグラフィー技術を適用して、
バイポーラトランジスタ形成領域を画定するパターニン
グを行い、これをマスクにしてＳｉ基板１を熱酸化して
厚さ８００ｎｍのＬＯＣＯＳ酸化膜４を形成する。
【００１２】第２工程（図１（Ｂ）参照）
前工程において残されていたパッド酸化膜２とＣＶＤ窒
化膜３を除去し、フォトリソグラフィー技術を用いて、
ＬＯＣＯＳ酸化膜が形成されていないＳｉ基板の領域よ
り大きく、周囲にＬＯＣＯＳ酸化膜を残す開口を有する
レジストパターン５を形成する。その後、このレジスト
パターン５をマスクにして露出しているＬＯＣＯＳ酸化
膜４をエッチング除去して凹部を形成する。
化膜３を除去し、フォトリソグラフィー技術を用いて、
ＬＯＣＯＳ酸化膜が形成されていないＳｉ基板の領域よ
り大きく、周囲にＬＯＣＯＳ酸化膜を残す開口を有する
レジストパターン５を形成する。その後、このレジスト
パターン５をマスクにして露出しているＬＯＣＯＳ酸化
膜４をエッチング除去して凹部を形成する。
【００１３】第３工程（図１（Ｃ）参照）
上面全体に厚さ１００ｎｍのＴｉＳｉ2 膜６をスパッタ
法により形成し、フォトリソグラフィー技術を用いてパ
ターニングして、凹部内の台地状の部分とその周辺にＴ
ｉＳｉ膜６を残す。このメタルシリサイドは上記のＴｉ
Ｓｉ2 に限らず、ＴａＳｉ2 、ＭｏＳｉ2 等他のメタル
シリサイドでも使用できる。
法により形成し、フォトリソグラフィー技術を用いてパ
ターニングして、凹部内の台地状の部分とその周辺にＴ
ｉＳｉ膜６を残す。このメタルシリサイドは上記のＴｉ
Ｓｉ2 に限らず、ＴａＳｉ2 、ＭｏＳｉ2 等他のメタル
シリサイドでも使用できる。
【００１４】第４工程（図１（Ｄ）参照）
ＣＶＤ法によって、厚さ８００ｎｍの多結晶Ｓｉ層７を
堆積した後、この多結晶Ｓｉ層７を研磨して平坦化す
る。この研磨に際して、ＬＯＣＯＳ酸化膜４の上縁部が
研磨のストッパーとして作用する。つぎに、多結晶Ｓｉ
層７中にイオン注入法によって砒素（Ａｓ）をドーピン
グし、後に形成されるコレクタ領域の抵抗を低減する。
堆積した後、この多結晶Ｓｉ層７を研磨して平坦化す
る。この研磨に際して、ＬＯＣＯＳ酸化膜４の上縁部が
研磨のストッパーとして作用する。つぎに、多結晶Ｓｉ
層７中にイオン注入法によって砒素（Ａｓ）をドーピン
グし、後に形成されるコレクタ領域の抵抗を低減する。
【００１５】第５工程（図２（Ｅ）参照）
その上に、ＣＶＤ法によって厚さ１μｍ程度の酸化膜
（ＳｉＯ2 ）あるいはＢＰＳＧ８を堆積し、その上に１
０００℃程度の温度でシリコン支持基板９を貼り合わせ
る。この貼り合わせ工程の熱処理によって、多結晶Ｓｉ
層７中のＡｓがＳｉ基板１に拡散されてｎ+ 領域１０が
形成される。
（ＳｉＯ2 ）あるいはＢＰＳＧ８を堆積し、その上に１
０００℃程度の温度でシリコン支持基板９を貼り合わせ
る。この貼り合わせ工程の熱処理によって、多結晶Ｓｉ
層７中のＡｓがＳｉ基板１に拡散されてｎ+ 領域１０が
形成される。
【００１６】第６工程（図２（Ｆ）参照）
Ｓｉ基板１をＬＯＣＯＳ酸化膜４の表面が露出するまで
研磨して除去する。この研磨工程において、ＬＯＣＯＳ
酸化膜４がストッパーとなる。
研磨して除去する。この研磨工程において、ＬＯＣＯＳ
酸化膜４がストッパーとなる。
【００１７】第７工程（図２（Ｇ）参照）
コレクタ領域となる残存したＳｉ基板１に開口を有する
酸化膜１１を形成し、その上にｐ型のＳｉをエピタキシ
ャル成長してベース領域１２を形成する。このエピタキ
シャル成長によって、単結晶のＳｉ基板１の上には単結
晶が成長するが、酸化膜１１の上には多結晶Ｓｉが成長
する。
酸化膜１１を形成し、その上にｐ型のＳｉをエピタキシ
ャル成長してベース領域１２を形成する。このエピタキ
シャル成長によって、単結晶のＳｉ基板１の上には単結
晶が成長するが、酸化膜１１の上には多結晶Ｓｉが成長
する。
【００１８】その上にマスク拡散法によってｎ型のエミ
ッタ領域１３を形成する。その上に酸化膜１４を形成
し、ベース領域１２にベース電極１５を、エミッタ領域
１３に多結晶Ｓｉ層からなるエミッタ引出し領域１６と
エミッタ電極１７を、また、コレクタ領域１の底に延在
するＴｉＳｉ2 膜６にコレクタ電極１８を形成する。
ッタ領域１３を形成する。その上に酸化膜１４を形成
し、ベース領域１２にベース電極１５を、エミッタ領域
１３に多結晶Ｓｉ層からなるエミッタ引出し領域１６と
エミッタ電極１７を、また、コレクタ領域１の底に延在
するＴｉＳｉ2 膜６にコレクタ電極１８を形成する。
【００１９】（第２実施例）図３（Ａ）〜（Ｄ）は、本
発明の第２実施例の製造工程説明図である。この図にお
いて、２１はＳｉ基板、２２はパッド酸化膜、２３はＣ
ＶＤ窒化膜、２４はＬＯＣＯＳ酸化膜、２５はＴｉＳｉ
2 膜、２６はＡｓ、２７はｎ+ 領域、２８はＳｉＯ2 膜
である。この図により第２実施例の製造工程を説明す
る。
発明の第２実施例の製造工程説明図である。この図にお
いて、２１はＳｉ基板、２２はパッド酸化膜、２３はＣ
ＶＤ窒化膜、２４はＬＯＣＯＳ酸化膜、２５はＴｉＳｉ
2 膜、２６はＡｓ、２７はｎ+ 領域、２８はＳｉＯ2 膜
である。この図により第２実施例の製造工程を説明す
る。
【００２０】第１工程（図３（Ａ）参照）
ｎ型のＳｉ基板２１上の一部に、厚さ２０ｎｍのパッド
酸化膜２２と厚さ１５０ｎｍのＣＶＤ窒化膜２３を形成
し、これをマスクにしてＳｉ基板２１の表面を熱酸化し
て厚さ８００ｎｍのＬＯＣＯＳ酸化膜２４を形成する。
酸化膜２２と厚さ１５０ｎｍのＣＶＤ窒化膜２３を形成
し、これをマスクにしてＳｉ基板２１の表面を熱酸化し
て厚さ８００ｎｍのＬＯＣＯＳ酸化膜２４を形成する。
【００２１】第２工程（図３（Ｂ）参照）
前工程においてマスクとして使用したパッド酸化膜２２
とＣＶＤ窒化膜２３を除去し、フォトリソグラフィー技
術を用いて、ＬＯＣＯＳ酸化膜が形成されていないＳｉ
基板の領域より大きく、周囲にＬＯＣＯＳ酸化膜を残す
開口を有するレジストパターンを形成し、これをマスク
にして露出しているＬＯＣＯＳ酸化膜２４をエッチング
除去して凹部を形成する。
とＣＶＤ窒化膜２３を除去し、フォトリソグラフィー技
術を用いて、ＬＯＣＯＳ酸化膜が形成されていないＳｉ
基板の領域より大きく、周囲にＬＯＣＯＳ酸化膜を残す
開口を有するレジストパターンを形成し、これをマスク
にして露出しているＬＯＣＯＳ酸化膜２４をエッチング
除去して凹部を形成する。
【００２２】その上面全体に厚さ１００ｎｍのＴｉＳｉ
2 膜を形成し、フォトリソグラフィー技術を用いてパタ
ーニングして、凹部内の台地状の部分とその周辺にＴｉ
Ｓｉ膜２５を残して他の領域のＴｉＳｉ膜を除去する。
その上からＡｓ２６をドーズ量５×１０15／ｃｍ-2程度
イオン注入してｎ+ 領域２７を形成する。
2 膜を形成し、フォトリソグラフィー技術を用いてパタ
ーニングして、凹部内の台地状の部分とその周辺にＴｉ
Ｓｉ膜２５を残して他の領域のＴｉＳｉ膜を除去する。
その上からＡｓ２６をドーズ量５×１０15／ｃｍ-2程度
イオン注入してｎ+ 領域２７を形成する。
【００２３】第３工程（図３（Ｃ）参照）
その上にＣＶＤ法によって、厚さ１μｍ程度のＳｉＯ2
膜２８を堆積する。
膜２８を堆積する。
【００２４】第４工程（図３（Ｄ）参照）
前工程で堆積したＳｉＯ2 膜２８の表面を研磨して平坦
化する。平坦化されたＳｉＯ2 膜２８の表面に支持基板
を貼り合わせる工程以後は、第１実施例の第５工程（図
２（Ｅ））以下に説明した工程とほぼ同様である。この
第２実施例は、第１実施例において、多結晶Ｓｉ層７
（図１（Ｄ）参照）を堆積する工程を省略したものに相
当し、それだけ製造工程を低減することができる。
化する。平坦化されたＳｉＯ2 膜２８の表面に支持基板
を貼り合わせる工程以後は、第１実施例の第５工程（図
２（Ｅ））以下に説明した工程とほぼ同様である。この
第２実施例は、第１実施例において、多結晶Ｓｉ層７
（図１（Ｄ）参照）を堆積する工程を省略したものに相
当し、それだけ製造工程を低減することができる。
【００２５】上記の第１実施例および第２実施例では、
ｎｐｎ型のトランジスタを例示したが、本発明は、ｐｎ
ｐ型トランジスタでも同様に適用できる。また、Ｓｉば
かりでなく、他の半導体材料を適宜採用することができ
る。
ｎｐｎ型のトランジスタを例示したが、本発明は、ｐｎ
ｐ型トランジスタでも同様に適用できる。また、Ｓｉば
かりでなく、他の半導体材料を適宜採用することができ
る。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
バイポーラトランジスタのコレクタ領域の周囲を絶縁膜
で囲むことができるため寄生容量を低減でき、さらには
コレクタ引出し電極をメタルシリサイドにしたためコレ
クタ抵抗を低減することができ、その結果、バイポーラ
トランジスタの高速動作特性を向上でき、高速動作特性
の向上が強く要請されているコンピュータ、通信、制御
等の技術分野において寄与するところが大きい。また、
本発明の製造方法によれば、上記のバイポーラトランジ
スタを能率よく、歩留り高く製造することがてきる。
バイポーラトランジスタのコレクタ領域の周囲を絶縁膜
で囲むことができるため寄生容量を低減でき、さらには
コレクタ引出し電極をメタルシリサイドにしたためコレ
クタ抵抗を低減することができ、その結果、バイポーラ
トランジスタの高速動作特性を向上でき、高速動作特性
の向上が強く要請されているコンピュータ、通信、制御
等の技術分野において寄与するところが大きい。また、
本発明の製造方法によれば、上記のバイポーラトランジ
スタを能率よく、歩留り高く製造することがてきる。
【図１】（Ａ）〜（Ｄ）は、本発明の第１実施例の製造
工程説明図（１）である。
工程説明図（１）である。
【図２】（Ｅ）〜（Ｇ）は、本発明の第１実施例の製造
工程説明図（２）である。
工程説明図（２）である。
【図３】本発明の第２実施例の製造工程説明図である。
【図４】従来のバイポーラトランジスタの構成説明図で
ある。
ある。
１ Ｓｉ基板
２ パッド酸化膜
３ ＣＶＤ窒化膜
４ ＬＯＣＯＳ酸化膜
５ レジストパターン
６ ＴｉＳｉ2 膜
７ 多結晶Ｓｉ層
８ 酸化膜
９ シリコン支持基板
１０ 砒素
１１ 酸化膜
１２ ベース領域
１３ エミッタ領域
１４ 酸化膜
１５ ベース電極
１６ 多結晶Ｓｉ層
１７ エミッタ電極
１８ コレクタ電極
Claims (3)
- 【請求項１】 コレクタ領域の底面および側面が絶縁体
膜によって包囲され、該コレクタ領域からの引出し領域
がメタルシリサイド膜であることを特徴とするバイポー
ラトランジスタ。 - 【請求項２】 半導体基板上に素子分離用のＬＯＣＯＳ
酸化膜を形成する工程と、該半導体基板上に、該ＬＯＣ
ＯＳ酸化膜が形成されていない半導体基板の領域より大
きく、周囲に該ＬＯＣＯＳ酸化膜を残す開口を有するレ
ジスト膜を形成する工程と、該レジスト膜をマスクとし
て該ＬＯＣＯＳ酸化膜をエッチング除去して凹部を形成
する工程と、該凹部内の露出した半導体基板表面にメタ
ルシリサイド膜を形成する工程と、該半導体基板全面に
多結晶半導体層を堆積する工程と、該凹部のみに多結晶
半導体層を残して該多結晶半導体層を平坦化する工程
と、該多結晶半導体層に高濃度の不純物を導入する工程
と、平坦化された該多結晶半導体層の上に絶縁膜を形成
する工程と、該絶縁膜に支持基板を貼り合わせる工程
と、該半導体基板の背面をＬＯＣＯＳ酸化膜が露出する
まで研磨する工程と、該研磨工程によって残された半導
体基板をコレクタ領域とし、該メタルシリサイド膜をコ
レクタ引出し領域として引き出す工程を含むことを特徴
とするバイポーラトランジスタの製造方法。 - 【請求項３】 半導体基板上に素子分離用のＬＯＣＯＳ
酸化膜を形成する工程と、該半導体基板上に、該ＬＯＣ
ＯＳ酸化膜が形成されていない半導体基板の領域より大
きく、周囲に該ＬＯＣＯＳ酸化膜を残す開口を有するレ
ジスト膜を形成する工程と、該レジスト膜をマスクとし
て該ＬＯＣＯＳ酸化膜をエッチング除去して凹部を形成
する工程と、該凹部内の露出した半導体基板表面にメタ
ルシリサイド膜を形成する工程と、該半導体基板全面に
絶縁膜を堆積する工程と、該絶縁膜の表面を平坦化する
工程と、平坦化された該絶縁膜の上に支持基板を貼り合
わせる工程と、該半導体基板の背面をＬＯＣＯＳ酸化膜
が露出するまで研磨する工程と、該研磨工程によって残
された半導体基板をコレクタ領域とし、該メタルシリサ
イド膜をコレクタ引出し領域として引き出す工程を含む
ことを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156639A JPH056896A (ja) | 1991-06-27 | 1991-06-27 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156639A JPH056896A (ja) | 1991-06-27 | 1991-06-27 | バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056896A true JPH056896A (ja) | 1993-01-14 |
Family
ID=15632066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156639A Withdrawn JPH056896A (ja) | 1991-06-27 | 1991-06-27 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6116802A (en) * | 1997-05-05 | 2000-09-12 | L'oreal | Device for packaging and applying a crumbleable product |
-
1991
- 1991-06-27 JP JP3156639A patent/JPH056896A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6116802A (en) * | 1997-05-05 | 2000-09-12 | L'oreal | Device for packaging and applying a crumbleable product |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |