JPH05304169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ２種類の異なる拡散層を形成する際のマスク
工程を削減した半導体装置の製造方法を得る。 【構成】 半導体基板１の上に所要厚さのマスク材３を
形成する工程と、このマスク材３には第１イオン注入層
に相当する領域はマスク材の厚さに対して開口寸法の小
さな複数の第１の開口２０を形成する一方、第２イオン
注入層に相当する領域は略全領域にわたって第２の開口
１９を形成する工程と、第１の開口２０に対して半導体
基板１が露呈されない角度でイオン注入を行う工程と、
第１の開口２０に対して半導体基板１が露呈される角度
でイオン注入を行う工程とを含んでいる。
工程を削減した半導体装置の製造方法を得る。 【構成】 半導体基板１の上に所要厚さのマスク材３を
形成する工程と、このマスク材３には第１イオン注入層
に相当する領域はマスク材の厚さに対して開口寸法の小
さな複数の第１の開口２０を形成する一方、第２イオン
注入層に相当する領域は略全領域にわたって第２の開口
１９を形成する工程と、第１の開口２０に対して半導体
基板１が露呈されない角度でイオン注入を行う工程と、
第１の開口２０に対して半導体基板１が露呈される角度
でイオン注入を行う工程とを含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に異なる不純物濃度のイオン注入層を有する半
導体装置の製造方法に関する。
関し、特に異なる不純物濃度のイオン注入層を有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置の製造工程に
於いて、半導体表面の２箇所に各々別の濃度の不純物を
イオン注入法により導入しようとすると、２回のマスク
工程が必要となる。例えば、図３にＭＯＳ型半導体記憶
装置の製造方法を例を示す。先ず、図３（ａ）のよう
に、半導体基板１上に第１絶縁膜２として、熱酸化法に
より 400Å程度の酸化膜を形成した後、フォトレジスト
３Ａを形成して所定の領域を開口し、このフォトレジス
ト３Ａをマスクとして第１イオン注入を行い、第１注入
層４を形成する。
於いて、半導体表面の２箇所に各々別の濃度の不純物を
イオン注入法により導入しようとすると、２回のマスク
工程が必要となる。例えば、図３にＭＯＳ型半導体記憶
装置の製造方法を例を示す。先ず、図３（ａ）のよう
に、半導体基板１上に第１絶縁膜２として、熱酸化法に
より 400Å程度の酸化膜を形成した後、フォトレジスト
３Ａを形成して所定の領域を開口し、このフォトレジス
ト３Ａをマスクとして第１イオン注入を行い、第１注入
層４を形成する。
【０００３】次いで、図３（ｂ）のように、前記フォト
レジスト３Ａを除去した後に改めてフォトレジスト３Ｂ
を形成して所定の領域を開口し、フォトレジスト３Ｂを
マスクとして第２イオン注入を行い、第２注入層５を形
成する。そして、フォトレジスト３Ｂを除去した後に、
高温の例えば1200℃の熱処理を行い、図３（ｃ）のよう
に、第１ウェル拡散層６及び第２ウェル拡散層７を形成
する。しかる後、図３（ｄ）のように、素子分離領域８
を形成した後、第２ウェル拡散層７には第１ゲート絶縁
膜１７、浮遊ゲート１２、第２ゲート絶縁膜１８、制御
ゲート１３、拡散層１０を形成してＭＯＳ型記憶素子を
形成し、第１ウェル拡散層６には第３ゲート絶縁膜１
１、ゲート９、拡散層１０を形成してＭＯＳトランジス
タを構成し、かつ全面に層間絶縁膜１４、電極配線１
５、カバー絶縁膜１６を順次形成し、半導体記憶装置を
形成する。
レジスト３Ａを除去した後に改めてフォトレジスト３Ｂ
を形成して所定の領域を開口し、フォトレジスト３Ｂを
マスクとして第２イオン注入を行い、第２注入層５を形
成する。そして、フォトレジスト３Ｂを除去した後に、
高温の例えば1200℃の熱処理を行い、図３（ｃ）のよう
に、第１ウェル拡散層６及び第２ウェル拡散層７を形成
する。しかる後、図３（ｄ）のように、素子分離領域８
を形成した後、第２ウェル拡散層７には第１ゲート絶縁
膜１７、浮遊ゲート１２、第２ゲート絶縁膜１８、制御
ゲート１３、拡散層１０を形成してＭＯＳ型記憶素子を
形成し、第１ウェル拡散層６には第３ゲート絶縁膜１
１、ゲート９、拡散層１０を形成してＭＯＳトランジス
タを構成し、かつ全面に層間絶縁膜１４、電極配線１
５、カバー絶縁膜１６を順次形成し、半導体記憶装置を
形成する。
【０００４】
【発明が解決しようとする課題】この従来の製造方法に
於けるイオン注入工程では、２種類の濃度の異なる拡散
層を形成する場合には、２度のフォトリソグラフィ（写
真蝕刻）工程が必要となり、半導体装置の製造期間が長
期化すると言う問題があった。又、従来では、ＭＯＳト
ランジスタのソースとドレインの不純物分布を非対称に
する為に、ゲート電極形成後に、ある注入角度，注入量
で第１イオン注入を行い、また別の注入角度，注入量で
第２イオン注入を行ってＭＯＳトランジスタのソース，
ドレインとする方法が提案されている（例えば、特開昭
63−184365）。
於けるイオン注入工程では、２種類の濃度の異なる拡散
層を形成する場合には、２度のフォトリソグラフィ（写
真蝕刻）工程が必要となり、半導体装置の製造期間が長
期化すると言う問題があった。又、従来では、ＭＯＳト
ランジスタのソースとドレインの不純物分布を非対称に
する為に、ゲート電極形成後に、ある注入角度，注入量
で第１イオン注入を行い、また別の注入角度，注入量で
第２イオン注入を行ってＭＯＳトランジスタのソース，
ドレインとする方法が提案されている（例えば、特開昭
63−184365）。
【０００５】しかしながら、この方法では、ソースとド
レイン共に２度のイオン注入が行われる為、ソースとド
レインの不純物分布を変える事は出来るが不純物濃度を
変える事は出来ない。又、所定の領域のソース、所定の
領域のドレインの不純物濃度を変えようとすると当然の
事ながら、２度のフォトリソグラフィ工程が必要とな
り、半導体装置の製造期間が長期化してしまう。本発明
の目的は、２種類の異なる拡散層を形成する際のマスク
工程を削減した半導体装置の製造方法を提供することに
ある。
レイン共に２度のイオン注入が行われる為、ソースとド
レインの不純物分布を変える事は出来るが不純物濃度を
変える事は出来ない。又、所定の領域のソース、所定の
領域のドレインの不純物濃度を変えようとすると当然の
事ながら、２度のフォトリソグラフィ工程が必要とな
り、半導体装置の製造期間が長期化してしまう。本発明
の目的は、２種類の異なる拡散層を形成する際のマスク
工程を削減した半導体装置の製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に所要厚さのマスク材を形成する工程と、このマスク材
には第１イオン注入層に相当する領域はマスク材の厚さ
に対して開口寸法の小さな複数の第１の開口を形成する
一方、第２イオン注入層に相当する領域は略全領域にわ
たって第２の開口を形成する工程と、第１の開口に対し
て半導体基板が露呈されない角度でイオン注入を行う工
程と、第１の開口に対して半導体基板が露呈される角度
でイオン注入を行う工程とを含んでいる。例えば、マス
ク材の厚さをＨ，半導体基板の法線方向に対するイオン
注入角度をθ１（θ１≠０°）とした時に、第２の開口
は短辺の長さをＡ１として（Ｈ／Ａ１）＜ tan（90°−
θ１）の関係に設定し、第１の開口は開口部の対角線の
長さをＢ３として、（Ｈ／Ｂ３）＞ tan（90°−θ１）
の関係となるように設定し、角度θ１で前記半導体基板
を法線方向を軸に回転させながらイオン注入を行い、第
１の開口の短辺の長さをＢ１として（Ｈ／Ｂ１）＜ tan
（90°−θ２）となる角度θ２で、前記半導体基板を法
線方向を軸に回転させながらイオン注入を行う。
に所要厚さのマスク材を形成する工程と、このマスク材
には第１イオン注入層に相当する領域はマスク材の厚さ
に対して開口寸法の小さな複数の第１の開口を形成する
一方、第２イオン注入層に相当する領域は略全領域にわ
たって第２の開口を形成する工程と、第１の開口に対し
て半導体基板が露呈されない角度でイオン注入を行う工
程と、第１の開口に対して半導体基板が露呈される角度
でイオン注入を行う工程とを含んでいる。例えば、マス
ク材の厚さをＨ，半導体基板の法線方向に対するイオン
注入角度をθ１（θ１≠０°）とした時に、第２の開口
は短辺の長さをＡ１として（Ｈ／Ａ１）＜ tan（90°−
θ１）の関係に設定し、第１の開口は開口部の対角線の
長さをＢ３として、（Ｈ／Ｂ３）＞ tan（90°−θ１）
の関係となるように設定し、角度θ１で前記半導体基板
を法線方向を軸に回転させながらイオン注入を行い、第
１の開口の短辺の長さをＢ１として（Ｈ／Ｂ１）＜ tan
（90°−θ２）となる角度θ２で、前記半導体基板を法
線方向を軸に回転させながらイオン注入を行う。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を製造工程順に示す図であ
り、特に同図（ａ），（ｃ），（ｄ），（ｅ）は、同図
（ｂ）のＡ−Ａ線に沿う断面図である。先ず、図１
（ａ）のように、半導体基板１上に第１絶縁膜２として
例えば熱酸化法により酸化膜を 400Å程度形成し、フォ
トレジスト３を膜厚Ｈの厚さで形成し、図１（ｂ）のよ
うに、開口部の短辺の長さがＡ１の比較的に大きな開口
１９と、開口部の短辺の長さがＢ１，対角線の長さがＢ
３の比較的に小さな開口２０を形成する。
る。図１は本発明の一実施例を製造工程順に示す図であ
り、特に同図（ａ），（ｃ），（ｄ），（ｅ）は、同図
（ｂ）のＡ−Ａ線に沿う断面図である。先ず、図１
（ａ）のように、半導体基板１上に第１絶縁膜２として
例えば熱酸化法により酸化膜を 400Å程度形成し、フォ
トレジスト３を膜厚Ｈの厚さで形成し、図１（ｂ）のよ
うに、開口部の短辺の長さがＡ１の比較的に大きな開口
１９と、開口部の短辺の長さがＢ１，対角線の長さがＢ
３の比較的に小さな開口２０を形成する。
【０００８】そして、半導体基板１を法線方向を軸に回
転させながら角度θ１（θ１≠０°）で第１イオン注入
を行う。ここで、Ａ１＞Ｈ／ tan（90°−θ１），Ｂ３
＜Ｈ／ tan（90°−θ１）と設定する事により、開口２
０では半導体基板１がイオン注入方向に露呈されず、開
口１９では露呈されるため、開口１９にのみ第１注入層
４を形成する事ができる。例えば、Ｈ＝ 1.5μｍ，θ１
＝45°とするとＡ１＞1.5μｍ，Ｂ３＜ 1.5μｍとな
る。
転させながら角度θ１（θ１≠０°）で第１イオン注入
を行う。ここで、Ａ１＞Ｈ／ tan（90°−θ１），Ｂ３
＜Ｈ／ tan（90°−θ１）と設定する事により、開口２
０では半導体基板１がイオン注入方向に露呈されず、開
口１９では露呈されるため、開口１９にのみ第１注入層
４を形成する事ができる。例えば、Ｈ＝ 1.5μｍ，θ１
＝45°とするとＡ１＞1.5μｍ，Ｂ３＜ 1.5μｍとな
る。
【０００９】続いて、フォトレジスト３を残したまま
で、図１（ｃ）のように、第２イオン注入を tan（90°
−θ２）＞Ｈ／Ｂ１となる角度θ２で半導体基板１を法
線方向を軸に回転させながら行うことで、開口１９，２
０の双方に対してイオン注入ができ、第２注入層５を形
成する。例えば、Ｂ１＝ 1.0μｍとするとθ２＜33.6°
となる。この後、高温の熱処理を例えば、1200℃程度で
行い、図１（ｄ）のように、不純物濃度の異なる２つの
第１ウェル拡散層６及び第２ウェル拡散層７を形成す
る。
で、図１（ｃ）のように、第２イオン注入を tan（90°
−θ２）＞Ｈ／Ｂ１となる角度θ２で半導体基板１を法
線方向を軸に回転させながら行うことで、開口１９，２
０の双方に対してイオン注入ができ、第２注入層５を形
成する。例えば、Ｂ１＝ 1.0μｍとするとθ２＜33.6°
となる。この後、高温の熱処理を例えば、1200℃程度で
行い、図１（ｄ）のように、不純物濃度の異なる２つの
第１ウェル拡散層６及び第２ウェル拡散層７を形成す
る。
【００１０】その後、図１（ｅ）のように、素子分離絶
縁膜８を形成した後、第２ウェル拡散層７に、第１ゲー
ト絶縁膜１７、浮遊ゲート１２、第２ゲート絶縁膜１
８、制御ゲート１３、拡散層１０を形成してＭＯＳ型記
憶素子を形成する。又、第１ウェル拡散層６に第３ゲー
ト絶縁膜１１、ゲート９、拡散層１０を形成してＭＯＳ
トランジスタを形成する。更に、全面に層間絶縁膜１
４、電極配線１５、カバー絶縁膜１６を順次形成し、半
導体装置を形成する。以上の様に、本発明では、マスク
材としてのフォトレジストに、大きさの異なる２種類の
開口領域を形成し、角度の異なる２回のイオン注入を行
う事により、１回のフォトリソグラフィ工程で不純物濃
度の異なる２種類の拡散層を形成出来る。
縁膜８を形成した後、第２ウェル拡散層７に、第１ゲー
ト絶縁膜１７、浮遊ゲート１２、第２ゲート絶縁膜１
８、制御ゲート１３、拡散層１０を形成してＭＯＳ型記
憶素子を形成する。又、第１ウェル拡散層６に第３ゲー
ト絶縁膜１１、ゲート９、拡散層１０を形成してＭＯＳ
トランジスタを形成する。更に、全面に層間絶縁膜１
４、電極配線１５、カバー絶縁膜１６を順次形成し、半
導体装置を形成する。以上の様に、本発明では、マスク
材としてのフォトレジストに、大きさの異なる２種類の
開口領域を形成し、角度の異なる２回のイオン注入を行
う事により、１回のフォトリソグラフィ工程で不純物濃
度の異なる２種類の拡散層を形成出来る。
【００１１】本発明の他の実施例を図２に示す。同図
（ａ），（ｃ），（ｄ），（ｅ）は同図（ｂ）のＢ−Ｂ
線に沿う断面図を示している。先ず、図２（ａ）のよう
に、例えばＰ型不純物を含有した半導体基板１上に、第
１ゲート絶縁膜１７として熱酸化法により膜厚50Å〜 2
00Å程度の熱酸化膜を形成し、その上に浮遊ゲート１
２、第２ゲート絶縁膜１８、制御ゲート１３を順次形成
する。更に、この上にフォトレジスト３を膜厚Ｈの厚さ
で形成した上で、図２（ｂ）のように、開口部の短辺の
長さがＡ１の比較的に大きな開口領域１９と、開口部の
短辺の長さがＢ１，対角線の長さがＢ３の比較的に小さ
な開口領域２０を形成する。
（ａ），（ｃ），（ｄ），（ｅ）は同図（ｂ）のＢ−Ｂ
線に沿う断面図を示している。先ず、図２（ａ）のよう
に、例えばＰ型不純物を含有した半導体基板１上に、第
１ゲート絶縁膜１７として熱酸化法により膜厚50Å〜 2
00Å程度の熱酸化膜を形成し、その上に浮遊ゲート１
２、第２ゲート絶縁膜１８、制御ゲート１３を順次形成
する。更に、この上にフォトレジスト３を膜厚Ｈの厚さ
で形成した上で、図２（ｂ）のように、開口部の短辺の
長さがＡ１の比較的に大きな開口領域１９と、開口部の
短辺の長さがＢ１，対角線の長さがＢ３の比較的に小さ
な開口領域２０を形成する。
【００１２】そして、第１イオン注入として例えば、基
板と同一導電型の不純物ボロンを、半導体基板１を法線
方向を軸に回転させながら角度θ１（θ１≠０°）で注
入する。ここで、Ａ１＞Ｈ／ tan（90°−θ１），Ｂ３
＜Ｈ／ tan（90°−θ１）と認定する事により開口領域
１９にのみ第１注入層４を形成する事が出来る。例え
ば、Ｈ＝ 1.5μｍ，θ１＝45°とするとＡ１＞ 1.5μ
ｍ，Ｂ３＜ 1.5μｍを満たせば実現出来ることになる。
板と同一導電型の不純物ボロンを、半導体基板１を法線
方向を軸に回転させながら角度θ１（θ１≠０°）で注
入する。ここで、Ａ１＞Ｈ／ tan（90°−θ１），Ｂ３
＜Ｈ／ tan（90°−θ１）と認定する事により開口領域
１９にのみ第１注入層４を形成する事が出来る。例え
ば、Ｈ＝ 1.5μｍ，θ１＝45°とするとＡ１＞ 1.5μ
ｍ，Ｂ３＜ 1.5μｍを満たせば実現出来ることになる。
【００１３】続いて、図２（ｃ）のように、フォトレジ
スト３を残したままで、第２イオン注入として、半導体
基板１と反対導電型の不純物ヒ素を、 tan（90°−θ
２）＞Ｈ／Ｂ１となる角度θ２で半導体基板１を法線方
向を軸として回転させながら注入し、第２注入層５を形
成する。次いで、熱処理を例えば 800℃〜 900℃で行
い、図２（ｄ）のように、ドレイン拡散層５Ａ及びソー
ス拡散層５Ｂを形成する。この後、図２（ｅ）のよう
に、層間絶縁膜１４、電極配線１５、カバー絶縁膜１６
を順次形成しＭＯＳ型半導体記憶素子を形成する。この
実施例においても、マスク材としてのフォトレジスト
に、大きさの異なる２種類の開口領域を形成し、角度の
異なる２回のイオン注入を行う事により、１回のフォト
リソグラフィ工程だけで、所定の領域のドレイン拡散層
とソース拡散層の不純物分布を異なる状態に設定出来
る。
スト３を残したままで、第２イオン注入として、半導体
基板１と反対導電型の不純物ヒ素を、 tan（90°−θ
２）＞Ｈ／Ｂ１となる角度θ２で半導体基板１を法線方
向を軸として回転させながら注入し、第２注入層５を形
成する。次いで、熱処理を例えば 800℃〜 900℃で行
い、図２（ｄ）のように、ドレイン拡散層５Ａ及びソー
ス拡散層５Ｂを形成する。この後、図２（ｅ）のよう
に、層間絶縁膜１４、電極配線１５、カバー絶縁膜１６
を順次形成しＭＯＳ型半導体記憶素子を形成する。この
実施例においても、マスク材としてのフォトレジスト
に、大きさの異なる２種類の開口領域を形成し、角度の
異なる２回のイオン注入を行う事により、１回のフォト
リソグラフィ工程だけで、所定の領域のドレイン拡散層
とソース拡散層の不純物分布を異なる状態に設定出来
る。
【００１４】
【発明の効果】以上説明した様に本発明は、イオン注入
のマスクとなるフォトレジストに大きさの異なる２つの
開口領域を設け、小さい開口においては半導体基板が露
呈されない角度でのイオン注入を行い、その後小さい開
口においても半導体基板が露呈される角度でのイオン注
入を行うことにより、１度のフォトリソグラフィ工程に
より、濃度分布の異なる２種類の拡散層を、所定の領域
に形成出来るという効果を有する。
のマスクとなるフォトレジストに大きさの異なる２つの
開口領域を設け、小さい開口においては半導体基板が露
呈されない角度でのイオン注入を行い、その後小さい開
口においても半導体基板が露呈される角度でのイオン注
入を行うことにより、１度のフォトリソグラフィ工程に
より、濃度分布の異なる２種類の拡散層を、所定の領域
に形成出来るという効果を有する。
【図１】本発明の一実施例を製造工程順に示す図であ
る。
る。
【図２】本発明の他の実施例を製造工程順に示す図であ
る。
る。
【図３】従来の製造方法を製造工程順に示す図である。
１ 半導体基板 ３ フォトレジスト ４ 第１注入層 ５ 第２注入層 ６ 第１ウェル拡散層 ７ 第２ウェル拡散層 １９ 開口（大きな開口） ２０ 開口（小さな開口）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 半導体基板に対して異なる濃度の第１イ
オン注入層と第２イオン注入層を形成するに際し、半導
体基板上に所要厚さのマスク材を形成する工程と、前記
マスク材には第１イオン注入層に相当する領域はマスク
材の厚さに対して開口寸法の小さな複数の第１の開口を
形成する一方、第２イオン注入層に相当する領域は略全
領域にわたって第２の開口を形成する工程と、第１の開
口に対して半導体基板が露呈されない角度でイオン注入
を行う工程と、第１の開口に対して半導体基板が露呈さ
れる角度でイオン注入を行う工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 マスク材の厚さをＨ，半導体基板の法線
方向に対するイオン注入角度をθ１（θ１≠０°）とし
た時に、第２の開口は短辺の長さをＡ１として（Ｈ／Ａ
１）＜ tan（90°−θ１）の関係に設定し、第１の開口
は開口部の対角線の長さをＢ３として、（Ｈ／Ｂ３）＞
tan（90°−θ１）の関係となるように設定し、角度θ
１で前記半導体基板を法線方向を軸に回転させながらイ
オン注入を行い、第１の開口の短辺の長さをＢ１として
（Ｈ／Ｂ１）＜ tan（90°−θ２）となる角度θ２で、
前記半導体基板を法線方向を軸に回転させながらイオン
注入を行う請求項１の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134512A JPH05304169A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134512A JPH05304169A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304169A true JPH05304169A (ja) | 1993-11-16 |
Family
ID=15130062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134512A Pending JPH05304169A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304169A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005649A1 (de) * | 1995-07-25 | 1997-02-13 | Siemens Aktiengesellschaft | Verfahren zur herstellung eines selbstjustierten kontaktes und eines dotierten bereichs |
| EP0696059A3 (en) * | 1994-08-03 | 2001-08-01 | Kabushiki Kaisha Toshiba | Semiconductor device having trenches and method of forming trenches |
| JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
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| US7315062B2 (en) | 2004-03-31 | 2008-01-01 | Eudyna Devices Inc. | Semiconductor device, mask for impurity implantation, and method of fabricating the semiconductor device |
| JP2011171603A (ja) * | 2010-02-19 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
-
1992
- 1992-04-28 JP JP4134512A patent/JPH05304169A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7663203B2 (en) | 2004-02-27 | 2010-02-16 | Austriamicrosystems Ag | High-voltage PMOS transistor |
| DE102004009521B4 (de) * | 2004-02-27 | 2020-06-10 | Austriamicrosystems Ag | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors |
| US7315062B2 (en) | 2004-03-31 | 2008-01-01 | Eudyna Devices Inc. | Semiconductor device, mask for impurity implantation, and method of fabricating the semiconductor device |
| JP2011171603A (ja) * | 2010-02-19 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
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