JPH05304203A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05304203A JPH05304203A JP4107997A JP10799792A JPH05304203A JP H05304203 A JPH05304203 A JP H05304203A JP 4107997 A JP4107997 A JP 4107997A JP 10799792 A JP10799792 A JP 10799792A JP H05304203 A JPH05304203 A JP H05304203A
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Abstract
(57)【要約】
【構成】 (i) 半導体基板表面に第１の絶縁膜を形成
し、(ii)前記第１の絶縁膜を所定の形状にパターニング
するとともに前記半導体基板をエッチングして開口部を
形成し、(iii) 前記開口部を含む半導体基板表面に第２
の絶縁膜を形成した後、エッチングによ前記開口部側壁
のみに前記第２の絶縁膜を残存させ、(iv)前記半導体基
板上全面にアモルファス半導体を堆積し、アニール処理
を行った後、半導体基板上の前記アモルファス半導体を
選択的に除去する工程を含んで活性領域を分離する半導
体装置の製造方法。 【効果】 アモルファス半導体を自己整合的に単結晶化
することができる。従って、従来のような、複雑で長時
間を要する工程を行うことなく、極めて小面積の素子分
離領域を形成することができ、ＩＣあるいはＬＳＩ等の
集積回路の量産に寄与することが可能となる。
し、(ii)前記第１の絶縁膜を所定の形状にパターニング
するとともに前記半導体基板をエッチングして開口部を
形成し、(iii) 前記開口部を含む半導体基板表面に第２
の絶縁膜を形成した後、エッチングによ前記開口部側壁
のみに前記第２の絶縁膜を残存させ、(iv)前記半導体基
板上全面にアモルファス半導体を堆積し、アニール処理
を行った後、半導体基板上の前記アモルファス半導体を
選択的に除去する工程を含んで活性領域を分離する半導
体装置の製造方法。 【効果】 アモルファス半導体を自己整合的に単結晶化
することができる。従って、従来のような、複雑で長時
間を要する工程を行うことなく、極めて小面積の素子分
離領域を形成することができ、ＩＣあるいはＬＳＩ等の
集積回路の量産に寄与することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には特にＩＣ、ＬＳＩ等の集積回路の活
性領域を分離する半導体装置の製造方法に関する。
関し、より詳細には特にＩＣ、ＬＳＩ等の集積回路の活
性領域を分離する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より、シリコン基板に溝を形成し、
その溝側面に絶縁膜を選択的に残存させ、溝内を単結晶
シリコンで埋設するといった微細分離技術がいくつか提
案されている。例えば、特開平２−８２５５１には図３
に示したような半導体装置の製造方法が開示されてい
る。
その溝側面に絶縁膜を選択的に残存させ、溝内を単結晶
シリコンで埋設するといった微細分離技術がいくつか提
案されている。例えば、特開平２−８２５５１には図３
に示したような半導体装置の製造方法が開示されてい
る。
【０００３】まず、半導体基板１１を所定形状にパター
ニングし、エッチングにより半導体基板１１に凹部１２
を形成する。そして、さらに凹部１２が形成された半導
体基板１１全面に絶縁膜１３を形成し、この絶縁膜１３
を異方性エッチングによりエッチバックして半導体基板
１１の凹部１２の側壁のみに残存させる。その後、半導
体基板１１全面に半導体基板１１に形成した凹部１２の
深さよりも十分に厚い単結晶シリコン１４を堆積する
（図３（ａ））。
ニングし、エッチングにより半導体基板１１に凹部１２
を形成する。そして、さらに凹部１２が形成された半導
体基板１１全面に絶縁膜１３を形成し、この絶縁膜１３
を異方性エッチングによりエッチバックして半導体基板
１１の凹部１２の側壁のみに残存させる。その後、半導
体基板１１全面に半導体基板１１に形成した凹部１２の
深さよりも十分に厚い単結晶シリコン１４を堆積する
（図３（ａ））。
【０００４】次いで、レジスト等の平坦化材料１５を回
転塗布し、半導体基板１１表面を完全に平坦化する（図
３（ｂ））。そして、半導体基板１１全面をエッチバッ
クすることにより、半導体基板１１凹部１２内に単結晶
シリコン１４を埋設する（図３（ｃ））。また、特開平
２−２１４１３８及び特開平３−１４１６６０には図４
に示したような半導体装置の製造方法が開示されてい
る。
転塗布し、半導体基板１１表面を完全に平坦化する（図
３（ｂ））。そして、半導体基板１１全面をエッチバッ
クすることにより、半導体基板１１凹部１２内に単結晶
シリコン１４を埋設する（図３（ｃ））。また、特開平
２−２１４１３８及び特開平３−１４１６６０には図４
に示したような半導体装置の製造方法が開示されてい
る。
【０００５】まず、上記の方法と同様の方法によりシリ
コン基板１１に開口部１２を形成し、シリコン基板１１
表面と開口部１２側壁のみに絶縁膜１３を残存させた後
（図４（ａ））、選択的にシリコン基板１１の開口部１
２内に単結晶シリコン１４を成長させる（図４
（ｂ））。
コン基板１１に開口部１２を形成し、シリコン基板１１
表面と開口部１２側壁のみに絶縁膜１３を残存させた後
（図４（ａ））、選択的にシリコン基板１１の開口部１
２内に単結晶シリコン１４を成長させる（図４
（ｂ））。
【０００６】
【発明が解決しようとする課題】上記の半導体装置の製
造方法において、半導体基板１１の凹部１２側壁のみに
絶縁膜１３を残存させ、その上に単結晶シリコン１４を
堆積し、レジスト等の平坦化材料１５を堆積してエッチ
バックを行う方法では、平坦化材料１５をかなり厚膜化
させる必要があり、その厚膜化に伴い、平坦化材料１５
のウェハ面内均一性の問題や長時間にわたるエッチバッ
クによるスループットの低下等の問題があった。
造方法において、半導体基板１１の凹部１２側壁のみに
絶縁膜１３を残存させ、その上に単結晶シリコン１４を
堆積し、レジスト等の平坦化材料１５を堆積してエッチ
バックを行う方法では、平坦化材料１５をかなり厚膜化
させる必要があり、その厚膜化に伴い、平坦化材料１５
のウェハ面内均一性の問題や長時間にわたるエッチバッ
クによるスループットの低下等の問題があった。
【０００７】また、シリコン基板１１に開口部１２を形
成し、シリコン基板１１表面と開口部１２側壁のみに絶
縁膜１３を残存させた後、選択的にシリコン基板１１の
開口部１２内に単結晶シリコン１４を成長させる方法に
おいて、シリコン基板１１と絶縁膜１３との選択性が完
全となる条件下における単結晶シリコンの成長法は、そ
の成長速度が極めて小さく、量産技術として極めて不適
当であるという問題があった。
成し、シリコン基板１１表面と開口部１２側壁のみに絶
縁膜１３を残存させた後、選択的にシリコン基板１１の
開口部１２内に単結晶シリコン１４を成長させる方法に
おいて、シリコン基板１１と絶縁膜１３との選択性が完
全となる条件下における単結晶シリコンの成長法は、そ
の成長速度が極めて小さく、量産技術として極めて不適
当であるという問題があった。
【０００８】本発明はこのような問題に鑑みなされたも
のであり、平坦性を損なうことなく、量産性に富んだ、
極めて小面積の素子分離領域を形成することができる半
導体装置の製造方法を提供することを目的としている。
のであり、平坦性を損なうことなく、量産性に富んだ、
極めて小面積の素子分離領域を形成することができる半
導体装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、(i) 半導体基板表面に第１の
絶縁膜を形成する工程、(ii)前記第１の絶縁膜を所定の
形状にパターニングするとともに前記半導体基板をエッ
チングして開口部を形成する工程、(iii) 前記開口部を
含む半導体基板表面に第２の絶縁膜を形成した後、エッ
チングにより前記開口部側壁のみに前記第２の絶縁膜を
残存させる工程、(iv)前記半導体基板上全面にアモルフ
ァス半導体を堆積し、アニール処理を行った後、半導体
基板上の前記アモルファス半導体を選択的に除去する工
程、を含んで活性領域を分離する半導体装置の製造方法
が提供される。
るために本発明によれば、(i) 半導体基板表面に第１の
絶縁膜を形成する工程、(ii)前記第１の絶縁膜を所定の
形状にパターニングするとともに前記半導体基板をエッ
チングして開口部を形成する工程、(iii) 前記開口部を
含む半導体基板表面に第２の絶縁膜を形成した後、エッ
チングにより前記開口部側壁のみに前記第２の絶縁膜を
残存させる工程、(iv)前記半導体基板上全面にアモルフ
ァス半導体を堆積し、アニール処理を行った後、半導体
基板上の前記アモルファス半導体を選択的に除去する工
程、を含んで活性領域を分離する半導体装置の製造方法
が提供される。
【００１０】本発明において、半導体基板（例えば、シ
リコン基板）上に形成される第１の絶縁膜としては、例
えば、ＳｉＯ2 膜、ＳｉＮ膜等が挙げられ、好ましくは
ＳｉＯ2 膜であり、その膜厚は１５００〜２０００Å程
度である。また、第２の絶縁膜としては、例えば、Ｓｉ
Ｏ2 膜、ＳｉＮ膜等が挙げられ、好ましくはＳｉＯ2膜
であり、その膜厚は２０００〜２５００Å程度である。
これらの絶縁膜は公知の方法、例えば、熱酸化、ＣＶＤ
法等によって形成することができる。
リコン基板）上に形成される第１の絶縁膜としては、例
えば、ＳｉＯ2 膜、ＳｉＮ膜等が挙げられ、好ましくは
ＳｉＯ2 膜であり、その膜厚は１５００〜２０００Å程
度である。また、第２の絶縁膜としては、例えば、Ｓｉ
Ｏ2 膜、ＳｉＮ膜等が挙げられ、好ましくはＳｉＯ2膜
であり、その膜厚は２０００〜２５００Å程度である。
これらの絶縁膜は公知の方法、例えば、熱酸化、ＣＶＤ
法等によって形成することができる。
【００１１】また、活性領域を形成する領域に形成する
開口部は、好ましくは深さが２５００〜３０００Å程度
であり、通常のエッチング方法、例えば、トレンチエッ
チ等によって形成することができる。さらに、第１及び
第２の絶縁膜をエッチングして、半導体基板表面及び開
口部側壁のみに絶縁膜を残存させる方法は、公知の方
法、例えば、異方性エッチングにより行うことができ
る。
開口部は、好ましくは深さが２５００〜３０００Å程度
であり、通常のエッチング方法、例えば、トレンチエッ
チ等によって形成することができる。さらに、第１及び
第２の絶縁膜をエッチングして、半導体基板表面及び開
口部側壁のみに絶縁膜を残存させる方法は、公知の方
法、例えば、異方性エッチングにより行うことができ
る。
【００１２】本発明において、アモルファス半導体は公
知の方法、例えば、ＣＶＤ法等により形成することがで
き、このアモルファス半導体を単結晶化する方法は、ア
モルファス半導体を単結晶半導体に接触させて、Ｎ2 又
はＡｒ雰囲気下、常圧、１０００〜１１００℃程度の温
度範囲で３０〜６０分間程度アニール処理することによ
り達成することができる。そして、開口部内に埋設され
たアモルファス半導体部分が完全に単結晶化した後、単
結晶化されていない、半導体基板上のアモルファス半導
体のみを、例えば、ＫＯＨ、ＨＦ／ＨＮＯ3 系エッチャ
ントによるスピンエッチにより、その廃液中のＳｉ濃度
の変化を検知し、表面のＳｉＯ2 が露出した時点でエッ
チャントの供給を止める方法等により、選択的にエッチ
ング除去するものである。
知の方法、例えば、ＣＶＤ法等により形成することがで
き、このアモルファス半導体を単結晶化する方法は、ア
モルファス半導体を単結晶半導体に接触させて、Ｎ2 又
はＡｒ雰囲気下、常圧、１０００〜１１００℃程度の温
度範囲で３０〜６０分間程度アニール処理することによ
り達成することができる。そして、開口部内に埋設され
たアモルファス半導体部分が完全に単結晶化した後、単
結晶化されていない、半導体基板上のアモルファス半導
体のみを、例えば、ＫＯＨ、ＨＦ／ＨＮＯ3 系エッチャ
ントによるスピンエッチにより、その廃液中のＳｉ濃度
の変化を検知し、表面のＳｉＯ2 が露出した時点でエッ
チャントの供給を止める方法等により、選択的にエッチ
ング除去するものである。
【００１３】このような方法で分離された活性領域には
所望の半導体素子を形成することができる。
所望の半導体素子を形成することができる。
【００１４】
【作用】上記した方法によれば、半導体基板に開口部を
形成し、前記半導体基板表面及び前記開口部側壁のみに
絶縁膜を残存させた後、前記半導体基板上全面にアモル
ファス半導体を堆積してアニール処理を行い、半導体基
板上の前記アモルファス半導体を選択的に除去する工程
を含んで活性領域を分離するので、アモルファス半導体
が自己整合的に、容易に単結晶化されることとなる。
形成し、前記半導体基板表面及び前記開口部側壁のみに
絶縁膜を残存させた後、前記半導体基板上全面にアモル
ファス半導体を堆積してアニール処理を行い、半導体基
板上の前記アモルファス半導体を選択的に除去する工程
を含んで活性領域を分離するので、アモルファス半導体
が自己整合的に、容易に単結晶化されることとなる。
【００１５】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図１及び図２に基づいて説明する。まず、シリコン基
板１を酸化し、２０００Å程度の膜厚の第１の絶縁膜で
あるＳｉＯ2 膜２ａを形成した（図１（ａ））。
を図１及び図２に基づいて説明する。まず、シリコン基
板１を酸化し、２０００Å程度の膜厚の第１の絶縁膜で
あるＳｉＯ2 膜２ａを形成した（図１（ａ））。
【００１６】ＳｉＯ2 膜２ａを所定の形状にパターニン
グすると同時に、シリコン基板１を３０００Å程度エッ
チングして開口部３を形成した（図１（ｂ））。そし
て、開口部３表面に２００Å程度の酸化膜を形成したの
ち、開口部３を含むシリコン基板１上全面にＳｉＨ4 及
びＯ2 を用いたＣＶＤ法により第２の絶縁膜であるＳｉ
Ｏ2 膜２ｂを２５００Å程度形成した（図１（ｃ））。
次いで、ＳｉＯ2 膜２ｂを２５００Å程度、開口部３底
面のシリコン基板１が完全に露出するまで、異方性エッ
チングによりエッチング除去し、シリコン基板１表面の
ＳｉＯ2 膜２及びシリコン基板１の開口部側壁３ａのＳ
ｉＯ2 膜２のみを残存させた（図１（ｄ））。
グすると同時に、シリコン基板１を３０００Å程度エッ
チングして開口部３を形成した（図１（ｂ））。そし
て、開口部３表面に２００Å程度の酸化膜を形成したの
ち、開口部３を含むシリコン基板１上全面にＳｉＨ4 及
びＯ2 を用いたＣＶＤ法により第２の絶縁膜であるＳｉ
Ｏ2 膜２ｂを２５００Å程度形成した（図１（ｃ））。
次いで、ＳｉＯ2 膜２ｂを２５００Å程度、開口部３底
面のシリコン基板１が完全に露出するまで、異方性エッ
チングによりエッチング除去し、シリコン基板１表面の
ＳｉＯ2 膜２及びシリコン基板１の開口部側壁３ａのＳ
ｉＯ2 膜２のみを残存させた（図１（ｄ））。
【００１７】次いで、シリコン基板１上全面にアモルフ
ァスシリコン４を３０００Å程度堆積し（図１
（ｅ））、Ｎ2 雰囲気下、約１１００℃で６０分間程度
アニール処理を行った。このアニール処理により、シリ
コン基板１と直接接触している部分からアモルファスシ
リコン４が単結晶化し、開口部３内に埋設されたアモル
ファスシリコン４がほぼ完全に単結晶化する（図２
（ｆ））。その後、ＳｉＯ2 膜２を介してシリコン基板
１上に堆積された、単結晶化されていないアモルファス
シリコン４を選択的に除去した（図２（ｇ））。
ァスシリコン４を３０００Å程度堆積し（図１
（ｅ））、Ｎ2 雰囲気下、約１１００℃で６０分間程度
アニール処理を行った。このアニール処理により、シリ
コン基板１と直接接触している部分からアモルファスシ
リコン４が単結晶化し、開口部３内に埋設されたアモル
ファスシリコン４がほぼ完全に単結晶化する（図２
（ｆ））。その後、ＳｉＯ2 膜２を介してシリコン基板
１上に堆積された、単結晶化されていないアモルファス
シリコン４を選択的に除去した（図２（ｇ））。
【００１８】そして、シリコン基板１上に形成されてい
るＳｉＯ2 膜２を選択的に、２０００Å程度エッチング
することにより除去した（図２（ｈ））。これにより、
ＳｉＯ2 膜２で分離された、極めて小面積の活性領域を
形成することができた。次いで、シリコン基板１に不純
物を拡散させて所望の導電性に振り分けた後、シリコン
基板１上にゲート酸化膜である１００Å程度のＳｉＯ2
膜６を形成し、さらにＳｉＯ2 膜６上に３５００Å程度
のポリシリコンを堆積し、所定の形状にパターニングす
ることにより、ゲート電極７を形成した（図２
（ｉ））。そして、ゲート電極７をマスクとして、例え
ば、不純物としてＡｓイオン（７）を８０ＫｅＶ、３×
１０15ｉｏｎｓ／ｃｍ2 で注入した後、８００℃の温度
で１時間の熱処理を行い、ソース／ドレイン領域８を形
成して（図２（ｊ））半導体装置を作成した。
るＳｉＯ2 膜２を選択的に、２０００Å程度エッチング
することにより除去した（図２（ｈ））。これにより、
ＳｉＯ2 膜２で分離された、極めて小面積の活性領域を
形成することができた。次いで、シリコン基板１に不純
物を拡散させて所望の導電性に振り分けた後、シリコン
基板１上にゲート酸化膜である１００Å程度のＳｉＯ2
膜６を形成し、さらにＳｉＯ2 膜６上に３５００Å程度
のポリシリコンを堆積し、所定の形状にパターニングす
ることにより、ゲート電極７を形成した（図２
（ｉ））。そして、ゲート電極７をマスクとして、例え
ば、不純物としてＡｓイオン（７）を８０ＫｅＶ、３×
１０15ｉｏｎｓ／ｃｍ2 で注入した後、８００℃の温度
で１時間の熱処理を行い、ソース／ドレイン領域８を形
成して（図２（ｊ））半導体装置を作成した。
【００１９】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板に開口部を形成し、前記半導体基板表
面及び前記開口部側壁のみに絶縁膜を残存させた後、前
記半導体基板上全面にアモルファス半導体を堆積してア
ニール処理を行い、半導体基板上の前記アモルファス半
導体を選択的に除去する工程を含んで活性領域を分離す
るので、アモルファス半導体を自己整合的に単結晶化す
ることができる。
れば、半導体基板に開口部を形成し、前記半導体基板表
面及び前記開口部側壁のみに絶縁膜を残存させた後、前
記半導体基板上全面にアモルファス半導体を堆積してア
ニール処理を行い、半導体基板上の前記アモルファス半
導体を選択的に除去する工程を含んで活性領域を分離す
るので、アモルファス半導体を自己整合的に単結晶化す
ることができる。
【００２０】従って、従来のような、複雑で長時間を要
する工程を行うことなく、極めて小面積の素子分離領域
を形成することができ、ＩＣあるいはＬＳＩ等の集積回
路の量産に寄与することが可能となる。
する工程を行うことなく、極めて小面積の素子分離領域
を形成することができ、ＩＣあるいはＬＳＩ等の集積回
路の量産に寄与することが可能となる。
【図１】本発明に係る半導体装置の製造方法の実施例を
示す製造工程説明図である。
示す製造工程説明図である。
【図２】本発明に係る半導体装置の製造方法の実施例を
示す製造工程説明図である。
示す製造工程説明図である。
【図３】従来の半導体装置の製造方法を示す概略断面図
である。
である。
【図４】従来の半導体装置の製造方法を示す概略断面図
である。
である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（絶縁膜） ２ａ ＳｉＯ2 膜（第１の絶縁膜） ２ｂ ＳｉＯ2 膜（第２の絶縁膜） ３ 開口部 ３ａ 開口部側壁 ４ アモルファスシリコン（アモルファス半導体）
Claims (1)
- 【請求項１】 (i) 半導体基板表面に第１の絶縁膜を形
成する工程、 (ii)前記第１の絶縁膜を所定の形状にパターニングする
とともに前記半導体基板をエッチングして開口部を形成
する工程、 (iii) 前記開口部を含む半導体基板表面に第２の絶縁膜
を形成した後、エッチングにより前記開口部側壁のみに
前記第２の絶縁膜を残存させる工程、 (iv)前記半導体基板上全面にアモルファス半導体を堆積
し、アニール処理を行った後、半導体基板上の前記アモ
ルファス半導体を選択的に除去する工程、 を含んで活性領域を分離することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107997A JPH05304203A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107997A JPH05304203A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304203A true JPH05304203A (ja) | 1993-11-16 |
Family
ID=14473370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107997A Pending JPH05304203A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8784972B2 (en) | 2007-11-26 | 2014-07-22 | Kao Corporation | Composite sheet |
-
1992
- 1992-04-27 JP JP4107997A patent/JPH05304203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8784972B2 (en) | 2007-11-26 | 2014-07-22 | Kao Corporation | Composite sheet |
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