JPH05304277A - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPH05304277A
JPH05304277A JP4110050A JP11005092A JPH05304277A JP H05304277 A JPH05304277 A JP H05304277A JP 4110050 A JP4110050 A JP 4110050A JP 11005092 A JP11005092 A JP 11005092A JP H05304277 A JPH05304277 A JP H05304277A
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JP
Japan
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semiconductor device
memory element
read
flash memory
threshold voltage
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JP4110050A
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Hirotaka Yamamoto
浩貴 山本
Hiroshi Oji
洋 大路
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 フラッシュメモリ素子と読出し専用メモリ素
子とを併有する半導体装置の読出し専用メモリ素子を半
導体装置の製造工程中に書き込んで、製品化後に書き込
まなくても読み出せる半導体装置の簡単な製法を提供す
る。 【構成】 フラッシュメモリの製造工程中で、ゲート電
極５（フローティングゲート）形成前にＲＯＭ素子部分
のみ第１のスレッショルド電圧制御用不純物を導入する
工程と第２のスレッショルド電圧制御用不純物を導入す
る工程とを追加してＲＯＭ素子部分の書込みを行い、他
はフラッシュメモリ素子と同じ工程で製造する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製法に関す
る。さらに詳しくは、不揮発性メモリ（フラッシュメモ
リ）素子を有する半導体装置の中に読出し専用（ＲＯ
Ｍ）素子を作り込む半導体装置の製法に関する。
【０００２】
【従来の技術】従来より、電気的に書込み、読出し、消
去可能な不揮発性メモリとして、フローティングゲート
蓄積形のメモリ素子が用いられており、この種フラッシ
ュメモリ素子のゲート構造としては、フローティングゲ
ートおよびコントロールゲートがポリシリコン膜により
形成され、その２層間にシリコン酸化膜やチッ化膜など
からなる層間膜が配設されたポリシリコン膜−絶縁膜−
ポリシリコン膜の構造とされている。
【０００３】このようなフラッシュメモリ素子の構造を
図５に示す。図５において、半導体基板１の表面にゲー
ト絶縁膜としてのシリコン酸化膜４が形成され、その上
に順次ポリシリコン膜からなるフローティングゲート
５、シリコン酸化膜からなる層間膜６、ポリシリコン膜
からなるコントロールゲート７が積層されてゲート電極
の両側のｐ型のシリコン半導体基板１にｎ型の不純物拡
散領域が形成されてソース領域２、ドレイン領域３が形
成されている。
【０００４】また基板表面には素子間分離用のＬＯＣＯ
Ｓ酸化膜８が形成され、さらにソース領域２の下層には
耐圧を向上させるためにｎ- の低濃度領域９が形成され
ている。叙上のように構成されるフラッシュメモリ素子
にデータの書込みを行うばあい、ドレイン領域３とコン
トロールゲート７のあいだに電圧を印加してフローティ
ングゲート５へ電子を注入し、注入量を２種類に変えて
「１」の状態と「０」の状態の書込み操作を行ってい
る。
【０００５】このフラッシュメモリ素子は、フローティ
ングゲート５に注入したホットエレクトロンをコントロ
ールゲート７とソース領域２間に逆の電圧を印加するこ
とによりホットエレクトロンが排出され、記憶の消去が
行われ、再度書込みをすることができる。
【０００６】従来、この書込み、消去が可能なフラッシ
ュメモリ素子と一旦書き込めば消去しないで読出し専用
とするメモリ素子（ＲＯＭ）を１つの半導体装置の中に
併存されるばあいが多いが、半導体装置の製造プロセス
簡略化のため、ＲＯＭを形成するばあいもすべて書込
み、消去可能なフラッシュメモリとして製造され、半導
体装置の製品化後に電気的に書き込んでＲＯＭとして使
用されている。
【０００７】
【発明が解決しようとする課題】従来のフラッシュメモ
リ素子とＲＯＭ素子を有する半導体装置では前述のよう
に両メモリ素子が同一工程で製造されているため、ＲＯ
Ｍについても一旦書込みを行わないとメモリとして使用
することができず、使用段階で書込みを行わなければな
らないという問題がある。
【０００８】本発明では叙上の問題を解消するため、フ
ラッシュメモリ素子を有する半導体装置の中に、半導体
装置の製造プロセスで書込み操作を行ってＲＯＭ素子を
作製する半導体装置の製法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
法は、電気的に書込み、読出し、消去可能な不揮発性メ
モリ素子と読出し専用のメモリ素子とを有する半導体装
置の製法であって、前記読出し専用のメモリ素子がスレ
ッショルド電圧を制御する不純物の導入により「０」ま
たは「１」の２状態の書込みが行われ、他の工程は前記
不揮発性メモリ素子と同一工程で形成されてなるもので
ある。
【００１０】
【作用】本発明によれば、通常のフラッシュメモリ素子
の製造工程の途中で、ゲート電極形成前に不純物のイオ
ン注入の工程を２回増やしてゲート電極下の不純物濃度
を異ならせているため、スレッショルド電圧が変えら
れ、「１」の状態と「０」の状態を半導体装置の製造プ
ロセス中に書き込むことができ、製品後の書込みを行わ
なくても、ただちにＲＯＭとして作動する。
【００１１】また半導体装置の中に、書込み可能なフラ
ッシュメモリ素子の部分も通常の製造工程のままで形成
でき、フラッシュメモリ素子は従来通り形成でき、フラ
ッシュメモリ素子と半導体装置の製造プロセスで書込み
を行ったＲＯＭを併用した半導体装置が容易にえられ
る。
【００１２】
【実施例】本発明によるフラッシュメモリ素子とＲＯＭ
素子を有する半導体装置のＲＯＭ素子部分について、
「１」の状態と「０」の状態を形成する方法を図面を参
照しながら説明する。
【００１３】まず、図１に示すように半導体基板１の表
面に素子間分離用のＬＯＣＯＳ酸化膜８を熱酸化法など
により、各素子間に形成して素子間分離を行う。この形
成はたとえば、ｐ型半導体基板１に周知のチッ化膜など
酸化防止膜をＬＯＣＯＳ酸化膜８形成場所以外に形成し
て約1100℃で約90分間の熱処理により行う。
【００１４】つぎに、ＲＯＭ素子形成場所に「１」の状
態を形成するための第１のスレッショルド電圧を制御す
る不純物を導入する。具体的には、図２に示すように前
記半導体基板１の表面からボロンなどのｐ型の不純物を
全面に打込む。これにより、不純物は膜厚の薄いシリコ
ン酸化膜４を通過して下層の半導体基板内部に導入され
ｐ+ 型の第１のスレッショルド電圧制御用不純物領域10
を形成する。ボロンの打込み条件は、たとえば打込みエ
ネルギーが40〜50ｋｅＶ、ドーズ量１Ｅ12〜３Ｅ12atom
s cm-2で行われ、1016〜1017cm-3の高濃度の第１のスレ
ッショルド電圧制御用不純物領域10が形成され、スレッ
ショルド電圧を１Ｖにすることができる。
【００１５】つぎに、ＲＯＭ素子部分で第２の状態であ
る「０」の状態を書き込む部分のみが露出するように他
をマスクして、第２のスレッショルド電圧を制御する不
純物を導入する。具体例としては、図３に示すように、
「１」の状態を形成する左側のセル部分上部をレジスト
膜12により被覆したのち、再度ボロンイオンの打込みを
行う。ボロンイオンの打込み条件は、たとえば打込みエ
ネルギー40〜50ｋｅＶ、ドーズ量５Ｅ12〜１Ｅ13atoms
cm-2で打込むことにより、「０」の状態を形成する右側
のセル部分にさらに高濃度の第２のスレッショルド電圧
制御用不純物領域11が形成される。その濃度は1017〜10
18cm-3程度に増し、スレッショルド電圧を７Ｖ位にする
ことができる。以上の２条件で不純物を導入することに
より、「１」の状態と「０」の状態の２状態の書込みが
できる。
【００１６】そののち、他のフラッシュメモリ素子と同
じ工程で、第１のポリシリコン膜５、層間絶縁膜６、第
２のポリシリコン膜７が順次形成され、パターニングに
よりゲート電極が形成される。ＲＯＭ素子としてはゲー
ト電極は１層で形成されればよく、このような形成にす
る必要はないのであるが、この半導体装置の他のセル部
分にはフラッシュメモリ素子が形成されており、ＲＯＭ
素子形成のための単独の製造工程を最小限に抑えるのが
本発明の目的であるため、フラッシュメモリ素子と同工
程で形成している。すなわち、第１のポリシリコン膜が
フラッシュメモリ素子でフローティングゲートになり、
第２のポリシリコン膜がフラッシュメモリ素子でのコン
トロールゲートになるものである。この構成でＲＯＭ素
子のゲート電極も第１のポリシリコン膜５と第２のポリ
シリコン膜７の２層で形成されるが、第１のポリシリコ
ン膜にエレクトロン注入は行われず、第２のポリシリコ
ン膜に制御電圧が印加されれば、層間膜６を介して第１
のポリシリコン膜に電子が誘起され該誘起された電子が
さらにゲート絶縁膜４を介してチャネル領域に作用し、
「１」、「０」の状態を読み出すことができ、ＲＯＭ素
子としての動作に何ら不都合はない。
【００１７】さらにそののち、前述の不純物と異なる導
電型の不純物が前記ゲート電極の両側に形成され、ソー
ス領域２、ドレイン領域３としてトランジスタ部分が構
成される。
【００１８】具体例としては、図４に示すように、ＣＶ
Ｄ法などにより第１のポリシリコン膜５、シリコン酸化
膜またはシリコンチッ化膜などの層間膜６、第２のポリ
シリコン膜７がそれぞれ0.2 μｍ、0.03μｍ、0.4 μｍ
の厚さで順次既知の方法により形成され、パターニング
されて図４に示すように、チャネル領域（スレッショル
ド電圧制御用不純物領域）10、11上にゲート電極として
形成される。さらに、たとえばリンイオンがイオン打込
みされることにより、チャネル領域の両側にｎ+ 型の高
濃度不純物領域が形成されてそれぞれソース領域２、ド
レイン領域３が形成され、ＲＯＭ素子が形成される。
【００１９】このソース領域２、ドレイン領域３はフラ
ッシュメモリ素子でも同様に形成され、全く同じ工程で
形成される。また他の電極膜などのすべての製造工程は
従来のフラッシュメモリ素子の製造工程と同じである。
したがって、本発明によれば、従来のフラッシュメモリ
素子を有する半導体装置の製造工程に、２工程の不純物
導入工程を追加するだけで、フラッシュメモリ素子のみ
ならず書込み済みのＲＯＭ素子も形成された半導体装置
がえられる。
【００２０】なお、前述の実施例では不純物の導入をイ
オン注入で行う例で説明したが、イオン注入法に限ら
ず、他の拡散などにより不純物が導入されてもよい。
【００２１】
【発明の効果】本発明によれば、フラッシュメモリ素子
と読出し専用メモリ素子を有する半導体装置の製造工程
で、わずかの工程を追加するだけで書込み済みの読出し
専用のメモリ素子が形成され、使用段階で書込みをしな
くても直ちに読出しを行うことができ、使用し易いとい
う効果がある。
【００２２】さらにこのＲＯＭ素子部分は書込みの必要
がないため、ゲート絶縁膜を薄く制御する必要がなく
（従来100 ±10オングストロームに形成しなければなら
なかったのが200 〜300 オングストロームの範囲でよ
い）、他の周辺トランジスタのゲート絶縁膜と同様に形
成すればよく、製造作業がし易く信頼性も向上する。
【００２３】さらに、このＲＯＭ素子部分ではデータの
消去の必要もないため、ソース領域に高耐圧がかかるこ
とがなく、ソース領域に高耐圧用の低濃度領域を形成す
る必要もなく、製造条件が簡略化される。
【図面の簡単な説明】
【図１】本発明の半導体装置の２つの状態のＲＯＭ素子
部分の製造工程を示す断面説明図である。
【図２】本発明の半導体装置の２つの状態のＲＯＭ素子
部分の製造工程を示す断面説明図である。
【図３】本発明の半導体装置の２つの状態のＲＯＭ素子
部分の製造工程を示す断面説明図である。
【図４】本発明の半導体装置の２つの状態のＲＯＭ素子
部分の製造工程の最終工程を示す断面説明図である。
【図５】従来のフラッシュメモリ素子の構造を示す断面
説明図である。
【符号の説明】
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ８ ＬＯＣＯＳ酸化膜 10 第１スレッショルド電圧制御用不純物領域 11 第２スレッショルド電圧制御用不純物領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書込み、読出し、消去可能な不
    揮発性メモリ素子と読出し専用のメモリ素子とを有する
    半導体装置の製法であって、前記読出し専用のメモリ素
    子がスレッショルド電圧を制御する不純物の導入により
    「０」または「１」の２状態の書込みが行われ、他の工
    程は前記不揮発性メモリ素子と同一工程で形成されてな
    る半導体装置の製法。
  2. 【請求項２】 前記読出し専用のメモリ素子の２状態の
    書込みが、半導体基板に各素子間分離絶縁膜形成後前記
    読出し専用メモリ素子部分全体に不純物が導入されて第
    １のスレッショルド電圧を制御し、さらに第２の状態を
    書き込む読出し専用メモリ素子部分のみを露出して前記
    不純物が導入されて第２のスレッショルド電圧を制御し
    てなされることを特徴とする請求項１記載の半導体装置
    の製法。
JP4110050A 1992-04-28 1992-04-28 半導体装置の製法 Pending JPH05304277A (ja)

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