JPH05307503A - デュアルポートメモリの書き込み禁止制御方式 - Google Patents
デュアルポートメモリの書き込み禁止制御方式Info
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- JPH05307503A JPH05307503A JP3312648A JP31264891A JPH05307503A JP H05307503 A JPH05307503 A JP H05307503A JP 3312648 A JP3312648 A JP 3312648A JP 31264891 A JP31264891 A JP 31264891A JP H05307503 A JPH05307503 A JP H05307503A
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- system bus
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- 230000005764 inhibitory process Effects 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】システムバスのＣＰＵが、書き込み禁止設定可
能な領域にデータ等を書き込んでいるときに、ローカル
バスのＣＰＵが誤って書き込み禁止制御レジスタをセッ
トすることを防止できる、ＤＰＭの新規なアクセス制御
方式を提供することにある。 【構成】システムバスのＣＰＵが，書き込み禁止設定可
能な領域にデータ等を書き込んでいるときに、ローカル
バスのＣＰＵが誤って書き込み禁止制御レジスタのセッ
トをすることを防止できる回路として、例えば書き込み
禁止制御レジスタ１０７へのライト禁止信号起動信号の
入力線に、ＯＲ回路１０６と、制御レジスタ１１０を直
列に挿入し、ＯＲ回路１０６には一方の入力線１０１に
ライト禁止起動信号＊ＳＥＴを、他方の入力線にはシス
テムバス選択信号＊ＳＢの入力線１０２とシステムバス
ライト信号＊ＳＷＴの入力線１０３を入力するＡＮＤ回
路１１１の出力側１１２を結び、前記挿入する制御レジ
スタ１１０片方の入力にはローカルバスのＣＰＵの動作
クロックを１０４に入力させたものである。その他は従
来の書き込み禁止制御回路と同様である。
能な領域にデータ等を書き込んでいるときに、ローカル
バスのＣＰＵが誤って書き込み禁止制御レジスタをセッ
トすることを防止できる、ＤＰＭの新規なアクセス制御
方式を提供することにある。 【構成】システムバスのＣＰＵが，書き込み禁止設定可
能な領域にデータ等を書き込んでいるときに、ローカル
バスのＣＰＵが誤って書き込み禁止制御レジスタのセッ
トをすることを防止できる回路として、例えば書き込み
禁止制御レジスタ１０７へのライト禁止信号起動信号の
入力線に、ＯＲ回路１０６と、制御レジスタ１１０を直
列に挿入し、ＯＲ回路１０６には一方の入力線１０１に
ライト禁止起動信号＊ＳＥＴを、他方の入力線にはシス
テムバス選択信号＊ＳＢの入力線１０２とシステムバス
ライト信号＊ＳＷＴの入力線１０３を入力するＡＮＤ回
路１１１の出力側１１２を結び、前記挿入する制御レジ
スタ１１０片方の入力にはローカルバスのＣＰＵの動作
クロックを１０４に入力させたものである。その他は従
来の書き込み禁止制御回路と同様である。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
システムで使用するデュアルポートメモリのアクセス制
御方式に係わり、特に書き込み禁止の起動を制御する方
式に関するものである。
システムで使用するデュアルポートメモリのアクセス制
御方式に係わり、特に書き込み禁止の起動を制御する方
式に関するものである。
【０００２】
【従来の技術】従来のデュアルポートメモリ（以下ＤＰ
Ｍと略す）のアクセス制御方式を図２〜４を用いて説明
する。
Ｍと略す）のアクセス制御方式を図２〜４を用いて説明
する。
【０００３】図２は、ＤＰＭを持つマイクロコンピュー
タシステムの構成を示したものであり、システムバス１
側からシステムのＣＰＵ３がＤＰＭ５にアクセスし、ま
たローカルバス２側からはローカルのＣＰＵ４がＤＰＭ
５にアクセスする。
タシステムの構成を示したものであり、システムバス１
側からシステムのＣＰＵ３がＤＰＭ５にアクセスし、ま
たローカルバス２側からはローカルのＣＰＵ４がＤＰＭ
５にアクセスする。
【０００４】システムバス１側からＤＰＭ５にアクセス
するためには、まずシステムのＣＰＵ３がシステムのア
ドレスバスにＤＰＭ５のシステムバス側のアドレスを出
力し、システムバス用のアドレス比較回路７を通してＤ
ＰＭ５の選択信号８、すなわちシステムバスのライト要
求およびリード要求信号を発生させる。その選択信号８
はＤＰＭ５のアクセス調停回路６に入力され、調停回路
６はアクセス要求を受け付けるとシステムバス１のＣＰ
Ｕ３側にアクセス許可信号１１を返す。
するためには、まずシステムのＣＰＵ３がシステムのア
ドレスバスにＤＰＭ５のシステムバス側のアドレスを出
力し、システムバス用のアドレス比較回路７を通してＤ
ＰＭ５の選択信号８、すなわちシステムバスのライト要
求およびリード要求信号を発生させる。その選択信号８
はＤＰＭ５のアクセス調停回路６に入力され、調停回路
６はアクセス要求を受け付けるとシステムバス１のＣＰ
Ｕ３側にアクセス許可信号１１を返す。
【０００５】同様に、ローカルバス２側からＤＰＭ５に
アクセスするためには、まずローカルのＣＰＵ４がロー
カルアドレスバスにＤＰＭ５のローカル側のアドレス比
較回路９を通してＤＰＭ５の選択信号１０、すなわちロ
ーカルバスのライト要求およびリード要求信号を発生さ
せる。その選択信号１０はＤＰＭのアクセス調停回路６
に入力され、調停回路６はアクセス要求を受け付けると
ローカルバス２のＣＰＵ４にアクセス許可信号１２を返
す また、システムバス１のＣＰＵ３のアクセスと、ローカ
ルバス２のＣＰＵ４のアクセスが競合した場合には、Ｄ
ＰＭ５のアクセス調停回路６によって制御され、いずれ
か一方にアクセス許可信号が出力される。
アクセスするためには、まずローカルのＣＰＵ４がロー
カルアドレスバスにＤＰＭ５のローカル側のアドレス比
較回路９を通してＤＰＭ５の選択信号１０、すなわちロ
ーカルバスのライト要求およびリード要求信号を発生さ
せる。その選択信号１０はＤＰＭのアクセス調停回路６
に入力され、調停回路６はアクセス要求を受け付けると
ローカルバス２のＣＰＵ４にアクセス許可信号１２を返
す また、システムバス１のＣＰＵ３のアクセスと、ローカ
ルバス２のＣＰＵ４のアクセスが競合した場合には、Ｄ
ＰＭ５のアクセス調停回路６によって制御され、いずれ
か一方にアクセス許可信号が出力される。
【０００６】図３は、システムバス１側とローカルバス
２側のアドレス空間の関係を示したものである。ローカ
ルバス２のアドレス空間内に割り当てられているＤＰＭ
領域４０の全領域がそのままシステムバス１のアドレス
空間に反映されている。ＤＰＭ領域４０はシステム側の
ＣＰＵ３とローカル側のＣＰＵ４ともにアクセスするこ
とができる。それ以外の領域はそれぞれのＣＰＵのみが
アクセス可能である。またＤＰＭ領域４０の内部に、シ
ステムバスのＣＰＵ３からの書き込み禁止を設定可能な
領域４１がある。この領域への書き込み禁止の制御は、
ローカルバス２のアドレス空間内に割り当てられている
書き込み禁止制御レジスタをセット／リセットすること
によって行われる。
２側のアドレス空間の関係を示したものである。ローカ
ルバス２のアドレス空間内に割り当てられているＤＰＭ
領域４０の全領域がそのままシステムバス１のアドレス
空間に反映されている。ＤＰＭ領域４０はシステム側の
ＣＰＵ３とローカル側のＣＰＵ４ともにアクセスするこ
とができる。それ以外の領域はそれぞれのＣＰＵのみが
アクセス可能である。またＤＰＭ領域４０の内部に、シ
ステムバスのＣＰＵ３からの書き込み禁止を設定可能な
領域４１がある。この領域への書き込み禁止の制御は、
ローカルバス２のアドレス空間内に割り当てられている
書き込み禁止制御レジスタをセット／リセットすること
によって行われる。
【０００７】図４は、従来の書き込み禁止制御回路構成
の例を示している。書き込み禁止制御レジスタのセット
１０７は、ローカルバス２のＣＰＵ４がライト禁止起動
信号を出力することによって行われる。同様にリセット
は、ローカルバス２のＣＰＵ４がライト禁止解除信号を
出力することによって行われる。書き込み禁止が解除さ
れているときには、書き込み禁止信号４０２は“Ｌ”に
なっており、このためシステム側の書き込み禁止領域判
定回路の出力も常に“Ｌ”になっている。したがってシ
ステムバスのライト信号＊ＳＷＴがそのままシステムバ
スライト要求信号＊ＳＷＴＩになる。また書き込み禁止
が設定されているときには、書き込み禁止信号４０２は
“Ｈ”になっており、システムバス書き込み禁止領域判
定回路は、システム側のアドレスの内容によって、禁止
領域をアクセスしている場合には出力が“Ｈ”になり、
禁止領域以外の領域をアクセスしている場合には出力が
“Ｌ”になる。書き込み禁止領域判定回路の出力が
“Ｈ”になっていると、システムバスライト要求信号＊
ＳＷＴＩは“Ｈ”のままであり、ライト要求は発生しな
い。
の例を示している。書き込み禁止制御レジスタのセット
１０７は、ローカルバス２のＣＰＵ４がライト禁止起動
信号を出力することによって行われる。同様にリセット
は、ローカルバス２のＣＰＵ４がライト禁止解除信号を
出力することによって行われる。書き込み禁止が解除さ
れているときには、書き込み禁止信号４０２は“Ｌ”に
なっており、このためシステム側の書き込み禁止領域判
定回路の出力も常に“Ｌ”になっている。したがってシ
ステムバスのライト信号＊ＳＷＴがそのままシステムバ
スライト要求信号＊ＳＷＴＩになる。また書き込み禁止
が設定されているときには、書き込み禁止信号４０２は
“Ｈ”になっており、システムバス書き込み禁止領域判
定回路は、システム側のアドレスの内容によって、禁止
領域をアクセスしている場合には出力が“Ｈ”になり、
禁止領域以外の領域をアクセスしている場合には出力が
“Ｌ”になる。書き込み禁止領域判定回路の出力が
“Ｈ”になっていると、システムバスライト要求信号＊
ＳＷＴＩは“Ｈ”のままであり、ライト要求は発生しな
い。
【０００８】
【発明が解決しようとする課題】しかしながら従来の方
法はシステムバス１のＣＰＵ３が、書き込み禁止を設定
可能な領域にデータ等を書き込んでいるときに、ローカ
ルバス２のＣＰＵ４が誤って書き込み禁止制御レジスタ
をセットした場合、システムバス１のＣＰＵ３からの書
き込み動作は中断されてしまう。このため書き込み動作
が正常に行われず、さらにＣＰＵ３への応答も中断され
ることになるので、システムバス１のＣＰＵ３が正常に
動作しなくなる可能性がある。
法はシステムバス１のＣＰＵ３が、書き込み禁止を設定
可能な領域にデータ等を書き込んでいるときに、ローカ
ルバス２のＣＰＵ４が誤って書き込み禁止制御レジスタ
をセットした場合、システムバス１のＣＰＵ３からの書
き込み動作は中断されてしまう。このため書き込み動作
が正常に行われず、さらにＣＰＵ３への応答も中断され
ることになるので、システムバス１のＣＰＵ３が正常に
動作しなくなる可能性がある。
【０００９】本発明の目的は、前記した従来技術の欠点
を解消し、システムバスのＣＰＵが書き込み禁止を設定
可能な領域にデータ等を書き込んでいるときに、ローカ
ルバスのＣＰＵが誤って書き込み禁止制御レジスタをセ
ットすることを防止できる、ＤＰＭの新規なアクセス制
御方式を提供することにある。
を解消し、システムバスのＣＰＵが書き込み禁止を設定
可能な領域にデータ等を書き込んでいるときに、ローカ
ルバスのＣＰＵが誤って書き込み禁止制御レジスタをセ
ットすることを防止できる、ＤＰＭの新規なアクセス制
御方式を提供することにある。
【００１０】即ち、本発明の上記目的は、システムバス
側とローカルバス側の両方からアクセス可能なデュアル
ポートメモリの全領域または一部の領域に、システムバ
ス側からの書き込み禁止を設定可能な領域を設け、この
領域への書込み禁止を起動および解除するためのレジス
タをローカルバスのアドレス空間内部に設けたデュアル
ポートメモリにおいて、システムバスからの書込み禁止
設定可能領域への書き込みを行っている間は、ローカル
バス側からの前記書き込み禁止制御レジスタのセットを
禁止する回路を設けたことを特徴とする、デュアルポー
トメモリの書き込み禁止制御方法によって達成される。
側とローカルバス側の両方からアクセス可能なデュアル
ポートメモリの全領域または一部の領域に、システムバ
ス側からの書き込み禁止を設定可能な領域を設け、この
領域への書込み禁止を起動および解除するためのレジス
タをローカルバスのアドレス空間内部に設けたデュアル
ポートメモリにおいて、システムバスからの書込み禁止
設定可能領域への書き込みを行っている間は、ローカル
バス側からの前記書き込み禁止制御レジスタのセットを
禁止する回路を設けたことを特徴とする、デュアルポー
トメモリの書き込み禁止制御方法によって達成される。
【００１１】本発明において書き込み禁止制御レジスタ
のセットを禁止する回路としては、例えば書込み禁止制
御レジスタへのライト禁止起動信号の入力線にＯＲ回路
と制御レジスタを直列に挿入し、ＯＲ回路には一方の入
力線にライト禁止起動信号を、他方の入力線にはシステ
ムバズ選択信号とシステムバスライト信号を入力するＡ
ＮＤ回路の出力側を結び、前記挿入する制御レジスタの
もう一方の入力線にはローカルバスのＣＰＵの動作クロ
ックを入力させたものを上げることが出来る。
のセットを禁止する回路としては、例えば書込み禁止制
御レジスタへのライト禁止起動信号の入力線にＯＲ回路
と制御レジスタを直列に挿入し、ＯＲ回路には一方の入
力線にライト禁止起動信号を、他方の入力線にはシステ
ムバズ選択信号とシステムバスライト信号を入力するＡ
ＮＤ回路の出力側を結び、前記挿入する制御レジスタの
もう一方の入力線にはローカルバスのＣＰＵの動作クロ
ックを入力させたものを上げることが出来る。
【００１２】
【実施例】図１に本発明を実現するための書き込み禁止
制御回路構成の一例を示す。図１において、システムバ
ス側から書き込み禁止設定可能領域への書込を行ってい
る間はローカルバス側からの前記書き込み禁止制御レジ
スタのセットを禁止する回路としては、例えば書き込み
禁止制御レジスタ１０７へのライト禁止信号起動信号の
入力線に、ＯＲ回路１０６と、制御レジスタ１１０を直
列に挿入し、ＯＲ回路１０６には一方の入力線１０１に
ライト禁止起動信号＊ＳＥＴを、他方の入力線にはシス
テムバス選択信号＊ＳＢの入力線１０２とシステムバス
ライト信号＊ＳＷＴの入力線１０３を入力するＡＮＤ回
路１１１の出力側１１２を結び、前記挿入する制御レジ
スタ１１０片方の入力にはローカルバスのＣＰＵの動作
クロックを入力させたものである。その他は従来の書き
込み禁止制御回路と同様である。
制御回路構成の一例を示す。図１において、システムバ
ス側から書き込み禁止設定可能領域への書込を行ってい
る間はローカルバス側からの前記書き込み禁止制御レジ
スタのセットを禁止する回路としては、例えば書き込み
禁止制御レジスタ１０７へのライト禁止信号起動信号の
入力線に、ＯＲ回路１０６と、制御レジスタ１１０を直
列に挿入し、ＯＲ回路１０６には一方の入力線１０１に
ライト禁止起動信号＊ＳＥＴを、他方の入力線にはシス
テムバス選択信号＊ＳＢの入力線１０２とシステムバス
ライト信号＊ＳＷＴの入力線１０３を入力するＡＮＤ回
路１１１の出力側１１２を結び、前記挿入する制御レジ
スタ１１０片方の入力にはローカルバスのＣＰＵの動作
クロックを入力させたものである。その他は従来の書き
込み禁止制御回路と同様である。
【００１３】本発明においてこの回路の動作を以下に述
べる。まず、システムバスからＤＰＭに書き込み動作を
行っていないときに、ライト禁止起動信号＊ＳＥＴ（１
０１）がローカルバス２のＣＰＵ４によって出力される
と、ローカルバスのＣＰＵの動作クロック（１０４）に
よってサンプリングされ、その出力が書き込み禁止制御
レジスタ（１０７）をセットする。これによって、その
後でシステムバスのライト信号＊ＳＷＴ（１０３）は出
力されても、システムバスのライト要求信号＊ＳＷＴＩ
（１０８）は出力されない。このライト禁止状態は、ラ
イト禁止解除信号＊ＲＳＴ（１０５）がローカルバスの
ＣＰＵ４によって出力されるまで続く。次にシステムバ
スからＤＰＭに書き込み動作を行っているときに、ライ
ト禁止起動信号＊ＳＥＴ（１０１）がローカルバス２の
ＣＰＵ４によって出力されると、システムバス選択信号
＊ＳＢ（１０２）とシステムバスライト信号＊ＳＷＴ
（１０３）は、共に“Ｌ”レベルであるため、ライト禁
止信号はＯＲ回路（１０６）によってマスクされてしま
い、書き込み禁止制御レジスタ（１０７）をセットする
ことはできない。したがって、システムバスのライト要
求信号：ＳＷＴＩ（１０８）が、途中でなくなることは
起きなくなる。
べる。まず、システムバスからＤＰＭに書き込み動作を
行っていないときに、ライト禁止起動信号＊ＳＥＴ（１
０１）がローカルバス２のＣＰＵ４によって出力される
と、ローカルバスのＣＰＵの動作クロック（１０４）に
よってサンプリングされ、その出力が書き込み禁止制御
レジスタ（１０７）をセットする。これによって、その
後でシステムバスのライト信号＊ＳＷＴ（１０３）は出
力されても、システムバスのライト要求信号＊ＳＷＴＩ
（１０８）は出力されない。このライト禁止状態は、ラ
イト禁止解除信号＊ＲＳＴ（１０５）がローカルバスの
ＣＰＵ４によって出力されるまで続く。次にシステムバ
スからＤＰＭに書き込み動作を行っているときに、ライ
ト禁止起動信号＊ＳＥＴ（１０１）がローカルバス２の
ＣＰＵ４によって出力されると、システムバス選択信号
＊ＳＢ（１０２）とシステムバスライト信号＊ＳＷＴ
（１０３）は、共に“Ｌ”レベルであるため、ライト禁
止信号はＯＲ回路（１０６）によってマスクされてしま
い、書き込み禁止制御レジスタ（１０７）をセットする
ことはできない。したがって、システムバスのライト要
求信号：ＳＷＴＩ（１０８）が、途中でなくなることは
起きなくなる。
【００１４】なお、ライト禁止起動信号（１０１）とラ
イト禁止解除信号（１０５）は、ローカルバスのＣＰＵ
があらかじめ設定されたアドレスをアクセスすることに
よって生成される。
イト禁止解除信号（１０５）は、ローカルバスのＣＰＵ
があらかじめ設定されたアドレスをアクセスすることに
よって生成される。
【００１５】
【発明の効果】システムバス１のＣＰＵ３が、書き込み
禁止を設定可能な領域にデータ等を書き込んでいるとき
に、ローカルバス２のＣＰＵ４が誤って書き込み禁止制
御レジスタをセットすることを防止できる、これによ
り、システムバスからの書き込み動作が中断される恐れ
がなくなる。
禁止を設定可能な領域にデータ等を書き込んでいるとき
に、ローカルバス２のＣＰＵ４が誤って書き込み禁止制
御レジスタをセットすることを防止できる、これによ
り、システムバスからの書き込み動作が中断される恐れ
がなくなる。
【図１】本発明を実現するための書き込み禁止制御回路
構成例を示す回路図。
構成例を示す回路図。
【図２】ＤＰＭを持つマイクロコンピュータシステムの
従来方式のシステム構成図の回線図。
従来方式のシステム構成図の回線図。
【図３】従来方式のローカルバス側とシステムバス側の
アドレス空間の関係を示す説明図。
アドレス空間の関係を示す説明図。
【図４】従来方式の書き込み禁止制御回路構成例を示す
回路図。
回路図。
１ システムバス ２ ローカルバス ３ システムバスのＣＰＵ ４ ローカルバスのＣＰＵ ５ デュアルポートメモリ（ＤＰＭ） ６ ＤＰＭのアクセス調停回路 ７ システムバス側のアドレス比較回路 ８ システムバス側のＤＰＭ選択信号 ９ ローカルバス側のアドレス比較回路 １０ ローカルバス側のＤＰＭ選択信号 １１ システムバス側のＤＰＭアクセス許可信号 １２ ローカルバス側のＤＰＭアクセス許可信号 ４０ ＤＰＭ領域 ４１ ＤＰＭ内部の書き込み禁止設定可能領域 １０１ システム側ライト禁止起動信号 １０２ システムバス側のＤＰＭ選択信号 １０３ システムバスライト信号 １０４ ローカルＣＰＵの動作クロック １０５ システム側ライト禁止解除信号 １０６ ＯＲ回路 １０７ 書き込み禁止制御レジスタ １０８ システムバスライト要求信号 １１０ 制御レジスタ １１１ ＡＮＤ回路
Claims (1)
- 【請求項１】システムバス側とローカルバス側の両方か
らアクセス可能なデュアルポートメモリの全領域または
一部の領域に、システムバス側からの書き込み禁止設定
可能な領域を設け、この領域への書込み禁止を起動およ
び解除するためのレジスタをローカルバスのアドレス空
間内部に設けたデュアルポートメモリにおいて、システ
ムバスから書き込み禁止設定可能領域への書き込みを行
っている間は、ローカルバス側からの前記書き込み禁止
制御レジスタのセットを禁止する回路を設けたことを特
徴とする、デュアルポートメモリの書き込み禁止制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312648A JPH05307503A (ja) | 1991-11-27 | 1991-11-27 | デュアルポートメモリの書き込み禁止制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312648A JPH05307503A (ja) | 1991-11-27 | 1991-11-27 | デュアルポートメモリの書き込み禁止制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307503A true JPH05307503A (ja) | 1993-11-19 |
Family
ID=18031744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312648A Pending JPH05307503A (ja) | 1991-11-27 | 1991-11-27 | デュアルポートメモリの書き込み禁止制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307503A (ja) |
-
1991
- 1991-11-27 JP JP3312648A patent/JPH05307503A/ja active Pending
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