JPH05307891A - 行デコーダ - Google Patents
行デコーダInfo
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- JPH05307891A JPH05307891A JP11277592A JP11277592A JPH05307891A JP H05307891 A JPH05307891 A JP H05307891A JP 11277592 A JP11277592 A JP 11277592A JP 11277592 A JP11277592 A JP 11277592A JP H05307891 A JPH05307891 A JP H05307891A
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- mos transistor
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体記憶装置における行線を選択する行デ
コーダにおいて、選択された行線に電位を供給するＮ型
ＭＯＳトランジスタに近い行線の部分における立ち上が
りスピードの遅れを防止する行デコーダを提供する。 【構成】 メモリ素子の共通のゲート電極である行線に
用いられる。例えばナンドＮＡ１Ｌ及びインバータＩＮ
Ｖ１Ｌで構成する行デコーダとポイントＷ1L，Ｗ1c，Ｗ
1Rを含む行線との間に、Ｐ型ＭＯＳトランジスタＰ1Lを
設ける。ナンドＮＡ１Ｒ及びインバータＩＮＶ１Ｒで構
成する行デコーダとポイントＷ1L，Ｗ1c，Ｗ1Rを含む行
線との間に、Ｐ型ＭＯＳトランジスタＰ1Rを設ける。Ｐ
型ＭＯＳトランジスタＰ1L，Ｐ1Rは、行線が選択された
ときに電位をその行線に供給する。
コーダにおいて、選択された行線に電位を供給するＮ型
ＭＯＳトランジスタに近い行線の部分における立ち上が
りスピードの遅れを防止する行デコーダを提供する。 【構成】 メモリ素子の共通のゲート電極である行線に
用いられる。例えばナンドＮＡ１Ｌ及びインバータＩＮ
Ｖ１Ｌで構成する行デコーダとポイントＷ1L，Ｗ1c，Ｗ
1Rを含む行線との間に、Ｐ型ＭＯＳトランジスタＰ1Lを
設ける。ナンドＮＡ１Ｒ及びインバータＩＮＶ１Ｒで構
成する行デコーダとポイントＷ1L，Ｗ1c，Ｗ1Rを含む行
線との間に、Ｐ型ＭＯＳトランジスタＰ1Rを設ける。Ｐ
型ＭＯＳトランジスタＰ1L，Ｐ1Rは、行線が選択された
ときに電位をその行線に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置におい
て用いられる行デコーダに関する。
て用いられる行デコーダに関する。
【０００２】
【従来の技術】従来の行デコーダとしては、図５に示す
ような回路がある。図５に示す行デコーダは、特願昭６
２−１６５６６３に記載されている行デコーダである。
ような回路がある。図５に示す行デコーダは、特願昭６
２−１６５６６３に記載されている行デコーダである。
【０００３】図５に示す行デコーダの動作概要は、（ｍ
＋ｎ）個のアドレス信号各々の真補の組み合わせによっ
て生じる２m+n本の行線のうち１本を選択する動作であ
る。また、選択された行線の電位は読み出し電源電位Ｖ
CCに、非選択の行線の電位は接地電位ＧＮＤになる。
＋ｎ）個のアドレス信号各々の真補の組み合わせによっ
て生じる２m+n本の行線のうち１本を選択する動作であ
る。また、選択された行線の電位は読み出し電源電位Ｖ
CCに、非選択の行線の電位は接地電位ＧＮＤになる。
【０００４】次に、上述の従来の行デコーダの動作につ
いて、図５を参照して更に詳細に説明する。但し、本明
細書において、Ａ'は、信号Ａの補の信号を表す。しか
し、図面上は、通常表記に従い、補の信号をその記号の
上に、バーを付けて表す。ナンドＮＡ１Ｌとインバータ
ＩＮＶ１Ｌとは、ｎ入力のデコーダ即ち入力Ａ'm+1，
Ａ'm+2，…Ａ'm+nの全てが“Ｈ”のときインバータＩＮ
Ｖ１Ｌの出力点であるポイントＷOLが“Ｈ”になりデコ
ーダとして動作する。同様にナンドＮＡ１Ｒとインバー
タＩＮＶ１Ｒとも、入力Ａ'm+1，Ａ'm+2，…Ａ'm+nの全
てが“Ｈ”のときインバータＩＮＶ１Ｒの出力点である
ポイントＷORが“Ｈ”になりデコーダとして動作する。
ここで、入力Ａ'm+1，Ａ'm+2，…Ａ'm+n，入力Ａ'1，
Ａ'2，Ａ'm及び入力Ａ1，Ａ2，Ａmは、いずれも外部ア
ドレス信号を内部アドレス信号に変換するアドレスバッ
ファの出力即ち内部アドレス信号であり、例えば入力Ａ
1は真のアドレス信号を、入力Ａ'1は補のアドレス信号
を示す。以上説明したナンドとインバータとによって構
成されるデコーダは、ｎ個の入力の真補の組み合わせに
よって実際には２n個存在して、ｎ個の入力の全てが
“Ｈ”になったデコーダのみが“Ｈ”を出力し、残りの
（２n−１）個のデコーダは全て“Ｌ”を出力する。
いて、図５を参照して更に詳細に説明する。但し、本明
細書において、Ａ'は、信号Ａの補の信号を表す。しか
し、図面上は、通常表記に従い、補の信号をその記号の
上に、バーを付けて表す。ナンドＮＡ１Ｌとインバータ
ＩＮＶ１Ｌとは、ｎ入力のデコーダ即ち入力Ａ'm+1，
Ａ'm+2，…Ａ'm+nの全てが“Ｈ”のときインバータＩＮ
Ｖ１Ｌの出力点であるポイントＷOLが“Ｈ”になりデコ
ーダとして動作する。同様にナンドＮＡ１Ｒとインバー
タＩＮＶ１Ｒとも、入力Ａ'm+1，Ａ'm+2，…Ａ'm+nの全
てが“Ｈ”のときインバータＩＮＶ１Ｒの出力点である
ポイントＷORが“Ｈ”になりデコーダとして動作する。
ここで、入力Ａ'm+1，Ａ'm+2，…Ａ'm+n，入力Ａ'1，
Ａ'2，Ａ'm及び入力Ａ1，Ａ2，Ａmは、いずれも外部ア
ドレス信号を内部アドレス信号に変換するアドレスバッ
ファの出力即ち内部アドレス信号であり、例えば入力Ａ
1は真のアドレス信号を、入力Ａ'1は補のアドレス信号
を示す。以上説明したナンドとインバータとによって構
成されるデコーダは、ｎ個の入力の真補の組み合わせに
よって実際には２n個存在して、ｎ個の入力の全てが
“Ｈ”になったデコーダのみが“Ｈ”を出力し、残りの
（２n−１）個のデコーダは全て“Ｌ”を出力する。
【０００５】ノアＮＯＲ１とインバータＩＮＶ１とは、
ｍ入力のデコーダ即ち入力Ａ'1，Ａ'2，…Ａ'mの全てが
“Ｌ”のときインバータＩＮＶ１の出力点であるポイン
トＴ1が“Ｌ”になりデコーダとして動作する。同様に
ノアＮＯＲ２ｍとインバータＩＮＶ２ｍとは、ｍ入力の
デコーダ即ち入力Ａ1，Ａ2，…Ａmの全てが“Ｌ”のと
きインバータＩＮＶ２ｍの出力点であるポイントＴ2mが
“Ｌ”になりデコーダとして動作する。上記ノアとイン
バータとで構成されたデコーダは、ｍ個の入力の真補の
組み合わせによって実際には２m個存在して、ｍ個の入
力の全てが“Ｌ”になったデコーダのみが“Ｌ”を出力
し、残りの（２m−１）個のデコーダは全て“Ｈ”を出
力する。なお、Ｔ2mにおける2mは２m番目を表わすが、
表記の都合上2mと記した。
ｍ入力のデコーダ即ち入力Ａ'1，Ａ'2，…Ａ'mの全てが
“Ｌ”のときインバータＩＮＶ１の出力点であるポイン
トＴ1が“Ｌ”になりデコーダとして動作する。同様に
ノアＮＯＲ２ｍとインバータＩＮＶ２ｍとは、ｍ入力の
デコーダ即ち入力Ａ1，Ａ2，…Ａmの全てが“Ｌ”のと
きインバータＩＮＶ２ｍの出力点であるポイントＴ2mが
“Ｌ”になりデコーダとして動作する。上記ノアとイン
バータとで構成されたデコーダは、ｍ個の入力の真補の
組み合わせによって実際には２m個存在して、ｍ個の入
力の全てが“Ｌ”になったデコーダのみが“Ｌ”を出力
し、残りの（２m−１）個のデコーダは全て“Ｈ”を出
力する。なお、Ｔ2mにおける2mは２m番目を表わすが、
表記の都合上2mと記した。
【０００６】図５において、Ｐ型ＭＯＳトランジスタＰ
1からＮ型ＭＯＳトランジスタＮ1Rまでの区間及びＰ型
ＭＯＳトランジスタＰ2nからＮ型ＭＯＳトランジスタＮ
2nRまでの区間は行線を示している。図５中には示して
いないが、Ｐ型ＭＯＳトランジスタＰ1，Ｐ2nのバック
ゲート電位は読み出し電位であり、Ｎ型ＭＯＳトランジ
スタＮ1c，Ｎ2nc，Ｎ1R，Ｎ2nRのバックゲート電位は接
地電位である。また説明の都合上、図５中の各ポイント
にポイントＷ1L，Ｗ2nL，Ｗ1c，Ｗ2nc，Ｗ1R，Ｗ2nRを
付している。なお、ポイントＷ2nL，Ｗ2nc，Ｗ2nR、Ｐ
型ＭＯＳトランジスタＰ2n及びＮ型ＭＯＳトランジスタ
Ｎ2nc，Ｎ2nRにおける2nは２n番目であることを表わ
す。
1からＮ型ＭＯＳトランジスタＮ1Rまでの区間及びＰ型
ＭＯＳトランジスタＰ2nからＮ型ＭＯＳトランジスタＮ
2nRまでの区間は行線を示している。図５中には示して
いないが、Ｐ型ＭＯＳトランジスタＰ1，Ｐ2nのバック
ゲート電位は読み出し電位であり、Ｎ型ＭＯＳトランジ
スタＮ1c，Ｎ2nc，Ｎ1R，Ｎ2nRのバックゲート電位は接
地電位である。また説明の都合上、図５中の各ポイント
にポイントＷ1L，Ｗ2nL，Ｗ1c，Ｗ2nc，Ｗ1R，Ｗ2nRを
付している。なお、ポイントＷ2nL，Ｗ2nc，Ｗ2nR、Ｐ
型ＭＯＳトランジスタＰ2n及びＮ型ＭＯＳトランジスタ
Ｎ2nc，Ｎ2nRにおける2nは２n番目であることを表わ
す。
【０００７】次に、行線の選択及び非選択の動作概要に
ついて説明する。例えば、ポイントＴ1，…Ｔ2mのうち
でポイントＴ1が非選択である場合は、ポイントＴ1は
“Ｈ”に、ポイントＴ'1は“Ｌ”になり、Ｐ型ＭＯＳト
ランジスタＰ1及びＮ型ＭＯＳトランジスタＮ1RはＯＦ
Ｆ状態に、Ｎ型ＭＯＳトランジスタＮ1cはＯＮ状態にな
る。従って、ポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は、
電気的に完全にポイントＷ0L，Ｗ0Rと分離され、プルダ
ウン用のＮ型ＭＯＳトランジスタＮ1cがＯＮ状態である
ので接地電位になる。一方、ポイントＴ1が選択された
場合は、ポイントＴ1は“Ｌ”に、ポイントＴ'1は
“Ｈ”になるので、Ｎ型ＭＯＳトランジスタＮ1cはＯＦ
Ｆ状態になる。この結果、ポイントＷ1L，Ｗ1c，Ｗ1Rを
含む行線の電位決定についてＮ型ＭＯＳトランジスタＮ
1cは無関係になり、Ｐ型ＭＯＳトランジスタＰ1及びＮ
型ＭＯＳトランジスタＮ1Rを介してポイントＷ0L，Ｗ0R
とポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は電気的に接続
される。従って、ポイントＷ0L，Ｗ0Rが非選択の場合
は、行線は接地電位になり、ポイントＷ0L，Ｗ0Rが選択
されている場合は、行線は読み出し電源電位ＶCCにな
る。
ついて説明する。例えば、ポイントＴ1，…Ｔ2mのうち
でポイントＴ1が非選択である場合は、ポイントＴ1は
“Ｈ”に、ポイントＴ'1は“Ｌ”になり、Ｐ型ＭＯＳト
ランジスタＰ1及びＮ型ＭＯＳトランジスタＮ1RはＯＦ
Ｆ状態に、Ｎ型ＭＯＳトランジスタＮ1cはＯＮ状態にな
る。従って、ポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は、
電気的に完全にポイントＷ0L，Ｗ0Rと分離され、プルダ
ウン用のＮ型ＭＯＳトランジスタＮ1cがＯＮ状態である
ので接地電位になる。一方、ポイントＴ1が選択された
場合は、ポイントＴ1は“Ｌ”に、ポイントＴ'1は
“Ｈ”になるので、Ｎ型ＭＯＳトランジスタＮ1cはＯＦ
Ｆ状態になる。この結果、ポイントＷ1L，Ｗ1c，Ｗ1Rを
含む行線の電位決定についてＮ型ＭＯＳトランジスタＮ
1cは無関係になり、Ｐ型ＭＯＳトランジスタＰ1及びＮ
型ＭＯＳトランジスタＮ1Rを介してポイントＷ0L，Ｗ0R
とポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は電気的に接続
される。従って、ポイントＷ0L，Ｗ0Rが非選択の場合
は、行線は接地電位になり、ポイントＷ0L，Ｗ0Rが選択
されている場合は、行線は読み出し電源電位ＶCCにな
る。
【０００８】以上説明したように、図５に示す行デコー
ダでは、ナンドとインバータとで構成されるデコーダ及
びノアとインバータとで構成されるデコーダの各々１つ
づつがアドレス信号に対応して選択され、そのデコーダ
に対応する行線のみが読み出し電源電位ＶCCになり、そ
の他の行線は全て接地電位になる。即ち、図５に示す行
デコーダでは、（ｍ＋ｎ）個のアドレス信号各々の真補
の組み合わせによって生じる２m+n本の行線のうち１本
のみがアドレス信号によって選択される。
ダでは、ナンドとインバータとで構成されるデコーダ及
びノアとインバータとで構成されるデコーダの各々１つ
づつがアドレス信号に対応して選択され、そのデコーダ
に対応する行線のみが読み出し電源電位ＶCCになり、そ
の他の行線は全て接地電位になる。即ち、図５に示す行
デコーダでは、（ｍ＋ｎ）個のアドレス信号各々の真補
の組み合わせによって生じる２m+n本の行線のうち１本
のみがアドレス信号によって選択される。
【０００９】次に、行線の選択及び非選択時の過渡的な
電位変化に関係するＭＯＳトランジスタの基本的な特性
を図８，図９，図１０，図１１を参照して説明する。な
お、以下の説明はＮ型ＭＯＳトランジスタを想定して行
なうが、Ｐ型ＭＯＳトランジスタについても一般性を失
わない。
電位変化に関係するＭＯＳトランジスタの基本的な特性
を図８，図９，図１０，図１１を参照して説明する。な
お、以下の説明はＮ型ＭＯＳトランジスタを想定して行
なうが、Ｐ型ＭＯＳトランジスタについても一般性を失
わない。
【００１０】図８及び図９は、Ｎ型ＭＯＳトランジスタ
の飽和領域における特性を示すグラフである。そして、
図８は、ドレイン・ソース間電位差ＶDSとゲート・ソー
ス間電位差ＶGSとが等しい場合におけるドレイン電流Ｉ
DS対ドレイン・ソース間電位差ＶDSの関係を示すグラフ
であり、図９は、ドレイン・ソース間電位差ＶDSとゲー
ト・ソース間電位差ＶGSとが等しい場合における抵抗Ｒ
対ドレイン・ソース間電位差ＶDSの関係を示すグラフで
ある。
の飽和領域における特性を示すグラフである。そして、
図８は、ドレイン・ソース間電位差ＶDSとゲート・ソー
ス間電位差ＶGSとが等しい場合におけるドレイン電流Ｉ
DS対ドレイン・ソース間電位差ＶDSの関係を示すグラフ
であり、図９は、ドレイン・ソース間電位差ＶDSとゲー
ト・ソース間電位差ＶGSとが等しい場合における抵抗Ｒ
対ドレイン・ソース間電位差ＶDSの関係を示すグラフで
ある。
【００１１】図８に示すように、ドレイン・ソース間電
位差ＶDSとゲート・ソース間電位差ＶGSとが等しい場合
は、Ｎ型ＭＯＳトランジスタは飽和動作をし、ドレイン
電流ＩDSは、（ＶDS−ＶTN）2に比例する。ここで、ＶT
NはＮ型ＭＯＳトランジスタのしきい値電圧である。図
８から、抵抗Ｒとドレイン・ソース間電位差ＶDSとの関
係は図９のようになる。図９に示めされているように、
ドレイン・ソース間電位差ＶDSとゲート・ソース間電位
差ＶGSとが等しい場合は、ドレイン・ソース間電位差Ｖ
DSがしきい値電圧ＶTNに近づくと抵抗Ｒが急激に増加し
て、ＶDS＝ＶGS＝ＶTNでは抵抗Ｒが無限大になり、即ち
そのトランジスタがＯＦＦ状態になる。
位差ＶDSとゲート・ソース間電位差ＶGSとが等しい場合
は、Ｎ型ＭＯＳトランジスタは飽和動作をし、ドレイン
電流ＩDSは、（ＶDS−ＶTN）2に比例する。ここで、ＶT
NはＮ型ＭＯＳトランジスタのしきい値電圧である。図
８から、抵抗Ｒとドレイン・ソース間電位差ＶDSとの関
係は図９のようになる。図９に示めされているように、
ドレイン・ソース間電位差ＶDSとゲート・ソース間電位
差ＶGSとが等しい場合は、ドレイン・ソース間電位差Ｖ
DSがしきい値電圧ＶTNに近づくと抵抗Ｒが急激に増加し
て、ＶDS＝ＶGS＝ＶTNでは抵抗Ｒが無限大になり、即ち
そのトランジスタがＯＦＦ状態になる。
【００１２】図１０及び図１１は、Ｎ型ＭＯＳトランジ
スタの３極管領域における特性を示すグラフである。そ
して、図１０は、ＶDS＜（ＶGS−ＶTN）の場合における
ドレイン電流ＩDS対ドレイン・ソース間電位差ＶDSの関
係を示すグラフであり、図１１は、ＶDS＜（ＶGS−ＶT
N）の場合における抵抗Ｒ対ドレイン・ソース間電位差
ＶDSの関係を示すグラフである。
スタの３極管領域における特性を示すグラフである。そ
して、図１０は、ＶDS＜（ＶGS−ＶTN）の場合における
ドレイン電流ＩDS対ドレイン・ソース間電位差ＶDSの関
係を示すグラフであり、図１１は、ＶDS＜（ＶGS−ＶT
N）の場合における抵抗Ｒ対ドレイン・ソース間電位差
ＶDSの関係を示すグラフである。
【００１３】図１０に示すように、ＶDS＜（ＶGS−ＶT
N）の場合は、Ｎ型ＭＯＳトランジスタは３極管動作を
し、ドレイン電流ＩDSは、｛（ＶGS−ＶTN）・ＶDS−１
／２・ＶDS2｝に比例する。また、図１１のグラフよ
り、ＶDS＜（ＶGS−ＶTN）の場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒも小さくなり、ＶDS
＝０Ｖにおける抵抗値は、ＶDS＝（ＶGS−ＶTN）におけ
る抵抗値の半分になることがわかる。
N）の場合は、Ｎ型ＭＯＳトランジスタは３極管動作を
し、ドレイン電流ＩDSは、｛（ＶGS−ＶTN）・ＶDS−１
／２・ＶDS2｝に比例する。また、図１１のグラフよ
り、ＶDS＜（ＶGS−ＶTN）の場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒも小さくなり、ＶDS
＝０Ｖにおける抵抗値は、ＶDS＝（ＶGS−ＶTN）におけ
る抵抗値の半分になることがわかる。
【００１４】以上の説明をまとめると、ＭＯＳトランジ
スタにおいて、ＶDS＝ＶGSの場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒが急激に増大する
が、ＶDS＜（ＶGS−ＶTN）の場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒも小さくなる。
スタにおいて、ＶDS＝ＶGSの場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒが急激に増大する
が、ＶDS＜（ＶGS−ＶTN）の場合は、ドレイン・ソース
間電位差ＶDSが小さくなると抵抗Ｒも小さくなる。
【００１５】次に、図５に示す従来の行デコーダにおけ
る行線の選択及び非選択時の過渡的な電位変化について
図６及び図７を参照して説明する。
る行線の選択及び非選択時の過渡的な電位変化について
図６及び図７を参照して説明する。
【００１６】図６は、図５に示す行デコーダにおいて、
ポイントＴ1，Ｔ'1が選択されているときにおけるポイ
ントＷ0L，Ｗ0Rが選択及び非選択になるときのポイント
Ｗ1L，Ｗ1c，Ｗ1Rの電位を示す波形図である。ポイント
Ｔ1，Ｔ'1が選択されているときにおいて、ポイントＷ0
L，Ｗ0Rが選択されると、Ｐ型ＭＯＳトランジスタＰ1及
びＮ型ＭＯＳトランジスタＮ1Rを介してポイントＷ0L，
Ｗ0RとポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は電気的に
接続され、その行線の電位は接地電位から上昇する。こ
のとき、Ｐ型ＭＯＳトランジスタＰ1におけるソースが
ポイントＷ0Lに、ドレインがポイントＷ1Lに接続されて
おり、Ｎ型ＭＯＳトランジスタＮ1Rにおけるソースがポ
イントＷ1Lに、ドレインがポイントＷ0Rに接続されてお
り、またポイントＷ0L，Ｗ0Rの電位は、ほぼ電源電位Ｖ
CCに固定されているので、Ｐ型ＭＯＳトランジスタＰ1
におけるゲート・ソース間電位差ＶGSは−ＶCCで固定さ
れ、Ｎ型ＭＯＳトランジスタＮ1RはＶDS＝ＶGSで動作す
る。従って、図６に示すようにポイントＷ1Lの電位がポ
イントＷ1c，Ｗ1Rの電位よりも早く電源電位ＶCCに達す
る。ポイントＷ1Rの電位は、電位（ＶCC−ＶTN）までは
Ｐ型ＭＯＳトランジスタＰ1及びＮ型ＭＯＳトランジス
タＮ1Rによって上昇するが、電位（ＶCC−ＶTN）以上で
は、Ｎ型ＭＯＳトランジスタＮ1RがＯＦＦ状態になるの
でＰ型ＭＯＳトランジスタＰ1のみによって上昇する。
また、ポイントＷ1Rの電位は、ポイントＷ1Rの電位が上
昇するにつれてＮ型ＭＯＳトランジスタＮ1Rの抵抗値が
増大し、更に電位（ＶCC−ＶTN）以上ではＰ型ＭＯＳト
ランジスタＰ1のみによって上昇するので、上昇スピー
ドが遅くなる。一方、ポイントＷ1cは、行線の中央部に
あるので、ポイントＷ1cの電位の上昇スピードは、ポイ
ントＷ1L及びポイントＷ1Rの電位の上昇スピードの中間
になる。
ポイントＴ1，Ｔ'1が選択されているときにおけるポイ
ントＷ0L，Ｗ0Rが選択及び非選択になるときのポイント
Ｗ1L，Ｗ1c，Ｗ1Rの電位を示す波形図である。ポイント
Ｔ1，Ｔ'1が選択されているときにおいて、ポイントＷ0
L，Ｗ0Rが選択されると、Ｐ型ＭＯＳトランジスタＰ1及
びＮ型ＭＯＳトランジスタＮ1Rを介してポイントＷ0L，
Ｗ0RとポイントＷ1L，Ｗ1c，Ｗ1Rを含む行線は電気的に
接続され、その行線の電位は接地電位から上昇する。こ
のとき、Ｐ型ＭＯＳトランジスタＰ1におけるソースが
ポイントＷ0Lに、ドレインがポイントＷ1Lに接続されて
おり、Ｎ型ＭＯＳトランジスタＮ1Rにおけるソースがポ
イントＷ1Lに、ドレインがポイントＷ0Rに接続されてお
り、またポイントＷ0L，Ｗ0Rの電位は、ほぼ電源電位Ｖ
CCに固定されているので、Ｐ型ＭＯＳトランジスタＰ1
におけるゲート・ソース間電位差ＶGSは−ＶCCで固定さ
れ、Ｎ型ＭＯＳトランジスタＮ1RはＶDS＝ＶGSで動作す
る。従って、図６に示すようにポイントＷ1Lの電位がポ
イントＷ1c，Ｗ1Rの電位よりも早く電源電位ＶCCに達す
る。ポイントＷ1Rの電位は、電位（ＶCC−ＶTN）までは
Ｐ型ＭＯＳトランジスタＰ1及びＮ型ＭＯＳトランジス
タＮ1Rによって上昇するが、電位（ＶCC−ＶTN）以上で
は、Ｎ型ＭＯＳトランジスタＮ1RがＯＦＦ状態になるの
でＰ型ＭＯＳトランジスタＰ1のみによって上昇する。
また、ポイントＷ1Rの電位は、ポイントＷ1Rの電位が上
昇するにつれてＮ型ＭＯＳトランジスタＮ1Rの抵抗値が
増大し、更に電位（ＶCC−ＶTN）以上ではＰ型ＭＯＳト
ランジスタＰ1のみによって上昇するので、上昇スピー
ドが遅くなる。一方、ポイントＷ1cは、行線の中央部に
あるので、ポイントＷ1cの電位の上昇スピードは、ポイ
ントＷ1L及びポイントＷ1Rの電位の上昇スピードの中間
になる。
【００１７】ポイントＷ0L，Ｗ0Rが非選択になると、Ｐ
型ＭＯＳトランジスタＰ1がＶDS＝ＶGSで動作し、Ｎ型
ＭＯＳトランジスタＮ1RがＶGS＝ＶCCに固定で動作する
ので、電源電位ＶCCから接地電位になるスピードは、ポ
イントＷ1Lは遅くなり、ポイントＷ1Rは速くなる。ま
た、ポイントＷ1Lの電位が図６に示す｜ＶTP｜になる
と、ポイントＷ1Rの電位が上昇する場合と同様にＰ型Ｍ
ＯＳトランジスタＰ1はＯＦＦ状態になり、このとき以
降はポイントＷ1Lの電位は、Ｎ型ＭＯＳトランジスタＮ
1Rのみによって下降される。また、ポイントＷ1cの電位
の下降スピードは、ポイントＷ1L及びポイントＷ1Rの電
位の下降スピードの中間になる。
型ＭＯＳトランジスタＰ1がＶDS＝ＶGSで動作し、Ｎ型
ＭＯＳトランジスタＮ1RがＶGS＝ＶCCに固定で動作する
ので、電源電位ＶCCから接地電位になるスピードは、ポ
イントＷ1Lは遅くなり、ポイントＷ1Rは速くなる。ま
た、ポイントＷ1Lの電位が図６に示す｜ＶTP｜になる
と、ポイントＷ1Rの電位が上昇する場合と同様にＰ型Ｍ
ＯＳトランジスタＰ1はＯＦＦ状態になり、このとき以
降はポイントＷ1Lの電位は、Ｎ型ＭＯＳトランジスタＮ
1Rのみによって下降される。また、ポイントＷ1cの電位
の下降スピードは、ポイントＷ1L及びポイントＷ1Rの電
位の下降スピードの中間になる。
【００１８】図７は、図５に示す行デコーダにおいて、
ポイントＷ0L，Ｗ0Rが選択されているときにおけるポイ
ントＴ1，Ｔ'1が選択及び非選択時になるときのポイン
トＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波形図である。ポ
イントＷ0L，Ｗ0Rが選択されているときにおいて、ポイ
ントＴ1，Ｔ'1が選択されると、図７に示すようにポイ
ントＷ1L，Ｗ1c，Ｗ1Rの電位変化は、図６に示す波形と
同一になる。ポイントＴ1，Ｔ'1が非選択になると、Ｐ
型ＭＯＳトランジスタＰ1及びＮ型ＭＯＳトランジスタ
Ｎ1RがＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタＮ1c
がＯＮ状態になるので、ポイントＷ1cが最も早く接地電
位になり、ポイントＷ1L，Ｗ1Rはそれより遅れて接地電
位になる。
ポイントＷ0L，Ｗ0Rが選択されているときにおけるポイ
ントＴ1，Ｔ'1が選択及び非選択時になるときのポイン
トＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波形図である。ポ
イントＷ0L，Ｗ0Rが選択されているときにおいて、ポイ
ントＴ1，Ｔ'1が選択されると、図７に示すようにポイ
ントＷ1L，Ｗ1c，Ｗ1Rの電位変化は、図６に示す波形と
同一になる。ポイントＴ1，Ｔ'1が非選択になると、Ｐ
型ＭＯＳトランジスタＰ1及びＮ型ＭＯＳトランジスタ
Ｎ1RがＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタＮ1c
がＯＮ状態になるので、ポイントＷ1cが最も早く接地電
位になり、ポイントＷ1L，Ｗ1Rはそれより遅れて接地電
位になる。
【００１９】なお、図６及び図７において、ＴＰ1は行
線の選択期間を、ＴＰ2は行線の非選択期間を示す。
線の選択期間を、ＴＰ2は行線の非選択期間を示す。
【００２０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の行デコーダでは、行線が選択されたときに電位
をその行線に供給するＮ型ＭＯＳトランジスタに近い行
線の部分では、立ち上がりスピードが遅くなってしまう
という問題点がある。
た従来の行デコーダでは、行線が選択されたときに電位
をその行線に供給するＮ型ＭＯＳトランジスタに近い行
線の部分では、立ち上がりスピードが遅くなってしまう
という問題点がある。
【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、半導体記憶装置における行線を選択する行
デコーダにおいて、選択された行線に電位を供給するＮ
型ＭＯＳトランジスタに近い行線の部分における立ち上
がりスピードの遅れを防止する行デコーダを提供するこ
とを目的とする。
のであって、半導体記憶装置における行線を選択する行
デコーダにおいて、選択された行線に電位を供給するＮ
型ＭＯＳトランジスタに近い行線の部分における立ち上
がりスピードの遅れを防止する行デコーダを提供するこ
とを目的とする。
【００２２】
【課題を解決するための手段】本発明に係る行デコーダ
は、複数のメモリ素子で構成される複数の列線と各メモ
リ素子の共通のゲート電極である複数の行線とにより構
成されるメモリアレイを有する半導体記憶装置に用いら
れる行デコーダにおいて、アドレスデータに応じて前記
複数の行線における一つの行線を選択する第１及び第２
のデコーダと、この第１のデコーダの出力端と前記行線
との間に設けられる第１のＰ型ＭＯＳトランジスタと、
この第１のＰ型ＭＯＳトランジスタと前記行線との接続
点とは異なる行線上の位置と前記第２のデコーダの出力
端との間に設けられる第２のＰ型ＭＯＳトランジスタと
を有することを特徴とする。
は、複数のメモリ素子で構成される複数の列線と各メモ
リ素子の共通のゲート電極である複数の行線とにより構
成されるメモリアレイを有する半導体記憶装置に用いら
れる行デコーダにおいて、アドレスデータに応じて前記
複数の行線における一つの行線を選択する第１及び第２
のデコーダと、この第１のデコーダの出力端と前記行線
との間に設けられる第１のＰ型ＭＯＳトランジスタと、
この第１のＰ型ＭＯＳトランジスタと前記行線との接続
点とは異なる行線上の位置と前記第２のデコーダの出力
端との間に設けられる第２のＰ型ＭＯＳトランジスタと
を有することを特徴とする。
【００２３】
【作用】本発明に係る行デコーダにおいては、第１のＰ
型ＭＯＳトランジスタは行線の一端と第１のデコーダと
の間に、第２のＰ型ＭＯＳトランジスタは行線の他端と
第２のデコーダとの間に設けられており、それらの第１
及び第２のＰ型ＭＯＳトランジスタは、アドレスデータ
に応じて行線が選択されたときにその行線の電位を供給
する。これらにより、本発明に係る行デコーダは、行線
の電位の立ち上がりを速くすることができる。
型ＭＯＳトランジスタは行線の一端と第１のデコーダと
の間に、第２のＰ型ＭＯＳトランジスタは行線の他端と
第２のデコーダとの間に設けられており、それらの第１
及び第２のＰ型ＭＯＳトランジスタは、アドレスデータ
に応じて行線が選択されたときにその行線の電位を供給
する。これらにより、本発明に係る行デコーダは、行線
の電位の立ち上がりを速くすることができる。
【００２４】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２５】図１は、本発明の第１の実施例に係る行デ
コーダを示す回路図である。なお、図１において図５に
示す従来の行デコーダと同一の構成部には同一符号を付
して説明を省略する。図１に示す本第１の実施例に係る
行デコーダにおいて、図５に示す従来の行デコーダと異
なる構成部分は、プルダウン用のＮ型ＭＯＳトランジス
タＮp1，Ｎp2nが各行線に夫々接続されている部分と、
図５におけるインバータＩＮＶＢ１，…ＩＮＶＢ２ｍが
削除されている部分と、図５におけるＮ型ＭＯＳトラン
ジスタＮ1R，Ｎ2nRがＰ型ＭＯＳトランジスタＰ1R，Ｐ2
nRに変更されている部分とである。プルダウン用のＮ型
ＭＯＳトランジスタＮp1，Ｎp2nの各ゲートは、ナンド
ＮＡ１Ｌの出力端に共通に接続されている。また、本第
１の実施例においても従来の行デコーダと同様に、ナン
ドとインバータとで構成される各デコーダへのアドレス
割当てはｎ個、ノアとインバータとで構成される各デコ
ーダへのアドレス割当てはｍ個である。
コーダを示す回路図である。なお、図１において図５に
示す従来の行デコーダと同一の構成部には同一符号を付
して説明を省略する。図１に示す本第１の実施例に係る
行デコーダにおいて、図５に示す従来の行デコーダと異
なる構成部分は、プルダウン用のＮ型ＭＯＳトランジス
タＮp1，Ｎp2nが各行線に夫々接続されている部分と、
図５におけるインバータＩＮＶＢ１，…ＩＮＶＢ２ｍが
削除されている部分と、図５におけるＮ型ＭＯＳトラン
ジスタＮ1R，Ｎ2nRがＰ型ＭＯＳトランジスタＰ1R，Ｐ2
nRに変更されている部分とである。プルダウン用のＮ型
ＭＯＳトランジスタＮp1，Ｎp2nの各ゲートは、ナンド
ＮＡ１Ｌの出力端に共通に接続されている。また、本第
１の実施例においても従来の行デコーダと同様に、ナン
ドとインバータとで構成される各デコーダへのアドレス
割当てはｎ個、ノアとインバータとで構成される各デコ
ーダへのアドレス割当てはｍ個である。
【００２６】次に、上述の如く構成された本第１の実施
例に係る行デコーダの動作について説明する。
例に係る行デコーダの動作について説明する。
【００２７】先ず、ポイントＴ1が非選択になると、ポ
イントＴ1は“Ｈ”になり、Ｐ型ＭＯＳトランジスタＰ1
L，Ｐ1RはＯＦＦ状態に、Ｎ型ＭＯＳトランジスタＮ1c
はＯＮ状態になる。従って、ポイントＭ1，Ｗ0L，Ｗ0R
が選択及び非選択にかかわらずポイントＷ1L，Ｗ1c，Ｗ
1Rの電位は、接地電位になる。次に、ポイントＴ1が選
択さて、ポイントＴ1の電位が“Ｌ”になると、Ｐ型Ｍ
ＯＳトランジスタＰ1L，Ｐ1RはＯＮ状態に、Ｎ型ＭＯＳ
トランジスタＮ1cはＯＦＦ状態になる。このとき、ポイ
ントＷ0L，Ｗ0Rが選択即ちＷ0L＝Ｗ0R＝“Ｈ”，Ｍ1＝
“Ｌ”ならばプルダウン用のＮ型ＭＯＳトランジスタＮ
p1はＯＦＦ状態になり、ポイントＷ1L，Ｗ1c，Ｗ1Rの電
位は電源電位まで上昇する。ポイントＷ0L，Ｗ0Rが非選
択即ちＷ0L＝Ｗ0R＝“Ｌ”，Ｍ1＝“Ｈ”ならばプルダ
ウン用のＮ型ＭＯＳトランジスタＮp1はＯＮ状態にな
り、ポイントＷ1L，Ｗ1c，Ｗ1Rの電位は、Ｐ型ＭＯＳト
ランジスタＰ1L，Ｐ1R及びＮ型ＭＯＳトランジスタＮp1
によって接地電位にされる。
イントＴ1は“Ｈ”になり、Ｐ型ＭＯＳトランジスタＰ1
L，Ｐ1RはＯＦＦ状態に、Ｎ型ＭＯＳトランジスタＮ1c
はＯＮ状態になる。従って、ポイントＭ1，Ｗ0L，Ｗ0R
が選択及び非選択にかかわらずポイントＷ1L，Ｗ1c，Ｗ
1Rの電位は、接地電位になる。次に、ポイントＴ1が選
択さて、ポイントＴ1の電位が“Ｌ”になると、Ｐ型Ｍ
ＯＳトランジスタＰ1L，Ｐ1RはＯＮ状態に、Ｎ型ＭＯＳ
トランジスタＮ1cはＯＦＦ状態になる。このとき、ポイ
ントＷ0L，Ｗ0Rが選択即ちＷ0L＝Ｗ0R＝“Ｈ”，Ｍ1＝
“Ｌ”ならばプルダウン用のＮ型ＭＯＳトランジスタＮ
p1はＯＦＦ状態になり、ポイントＷ1L，Ｗ1c，Ｗ1Rの電
位は電源電位まで上昇する。ポイントＷ0L，Ｗ0Rが非選
択即ちＷ0L＝Ｗ0R＝“Ｌ”，Ｍ1＝“Ｈ”ならばプルダ
ウン用のＮ型ＭＯＳトランジスタＮp1はＯＮ状態にな
り、ポイントＷ1L，Ｗ1c，Ｗ1Rの電位は、Ｐ型ＭＯＳト
ランジスタＰ1L，Ｐ1R及びＮ型ＭＯＳトランジスタＮp1
によって接地電位にされる。
【００２８】図２は、図１に示す行デコーダにおいて、
ポイントＴ1が選択され、ポイントＷ0L，Ｗ0Rが選択及
び非選択されるときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位
変化を示す波形図である。ポイントＴ1が選択されてい
るときは、ポイントＴ1の電位は“Ｌ”に、Ｎ型ＭＯＳ
トランジスタＮ1cはＯＦＦ状態になっている。このと
き、ポイントＷ0L，Ｗ0Rが選択されると、ポイントＭ1
＝“Ｌ”となるのでプルダウン用のＮ型ＭＯＳトランジ
スタＮp1はＯＦＦ状態になり、Ｗ0L＝Ｗ0R＝“Ｈ”とな
るので、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rによってポ
イントＷ1L，Ｗ1c，Ｗ1Rの電位は接地電位から上昇す
る。Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rにおけるゲート
・ソース間電位差ＶGSは、−ＶCCの一定値になっている
ので、行線の電位が上昇するに従ってＰ型ＭＯＳトラン
ジスタＰ1L，Ｐ1Rにおける抵抗値は小さくなっていく。
これらにより、行線の電位が上昇するスピードは、行線
両端部のポイントＷ1L，Ｗ1R付近においては速く、行線
中央部のポイントＷ1cにおいては最も遅くなる。
ポイントＴ1が選択され、ポイントＷ0L，Ｗ0Rが選択及
び非選択されるときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位
変化を示す波形図である。ポイントＴ1が選択されてい
るときは、ポイントＴ1の電位は“Ｌ”に、Ｎ型ＭＯＳ
トランジスタＮ1cはＯＦＦ状態になっている。このと
き、ポイントＷ0L，Ｗ0Rが選択されると、ポイントＭ1
＝“Ｌ”となるのでプルダウン用のＮ型ＭＯＳトランジ
スタＮp1はＯＦＦ状態になり、Ｗ0L＝Ｗ0R＝“Ｈ”とな
るので、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rによってポ
イントＷ1L，Ｗ1c，Ｗ1Rの電位は接地電位から上昇す
る。Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rにおけるゲート
・ソース間電位差ＶGSは、−ＶCCの一定値になっている
ので、行線の電位が上昇するに従ってＰ型ＭＯＳトラン
ジスタＰ1L，Ｐ1Rにおける抵抗値は小さくなっていく。
これらにより、行線の電位が上昇するスピードは、行線
両端部のポイントＷ1L，Ｗ1R付近においては速く、行線
中央部のポイントＷ1cにおいては最も遅くなる。
【００２９】一方、ポイントＷ0L，Ｗ0Rが非選択になる
と、ポイントＭ1＝“Ｈ”となるのでプルダウン用のＮ
型ＭＯＳトランジスタＮp1はＯＮ状態になり、Ｗ0L＝Ｗ
0R＝“Ｈ”となるので、Ｐ型ＭＯＳトランジスタＰ1L，
Ｐ1R及びＮ型ＭＯＳトランジスタＮp1によってポイント
Ｗ1L，Ｗ1c，Ｗ1Rの電位即ち行線の電位は接地電位にな
る。このとき、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rは、
ＶGS＝ＶDS即ち飽和領域で動作するので比較的抵抗値が
大きく、またポイントＷ1L，Ｗ1Rの電位が（ＶCC−｜Ｖ
TP｜）になると、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rは
ＯＦＦ状態になるため、これ以後、行線の電位は、Ｎ型
ＭＯＳトランジスタＮ1cのみによって接地電位へと下降
する。
と、ポイントＭ1＝“Ｈ”となるのでプルダウン用のＮ
型ＭＯＳトランジスタＮp1はＯＮ状態になり、Ｗ0L＝Ｗ
0R＝“Ｈ”となるので、Ｐ型ＭＯＳトランジスタＰ1L，
Ｐ1R及びＮ型ＭＯＳトランジスタＮp1によってポイント
Ｗ1L，Ｗ1c，Ｗ1Rの電位即ち行線の電位は接地電位にな
る。このとき、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rは、
ＶGS＝ＶDS即ち飽和領域で動作するので比較的抵抗値が
大きく、またポイントＷ1L，Ｗ1Rの電位が（ＶCC−｜Ｖ
TP｜）になると、Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rは
ＯＦＦ状態になるため、これ以後、行線の電位は、Ｎ型
ＭＯＳトランジスタＮ1cのみによって接地電位へと下降
する。
【００３０】図３は、図１に示す行デコーダにおいて、
ポイントＷ0L，Ｗ0Rが選択され、ポイントＴ1が選択及
び非選択されるときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位
変化を示す波形図である。ポイントＷ0L，Ｗ0Rが選択さ
れているときは、Ｗ0L＝Ｗ0R＝“Ｌ”となり、プルダウ
ン用のＮ型ＭＯＳトランジスタＮp1はＯＦＦ状態にな
る。このとき、ポイントＴ1が選択されると、Ｐ型ＭＯ
ＳトランジスタＰ1L，Ｐ1RによってポイントＷ1L，Ｗ1
c，Ｗ1Rの電位即ち行線の電位は接地電位から上昇す
る。Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rにおけるゲート
・ソース間電位差ＶGSは、−ＶCCの一定値になっている
ので、行線の電位が上昇するに従ってＰ型ＭＯＳトラン
ジスタＰ1L，Ｐ1Rにおける抵抗値は小さくなっていく。
これらにより、その行線の電位が上昇するスピードは、
行線両端部のポイントＷ1L，Ｗ1R付近においては速く、
行線中央部のポイントＷ1cにおいては最も遅くなる。
ポイントＷ0L，Ｗ0Rが選択され、ポイントＴ1が選択及
び非選択されるときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位
変化を示す波形図である。ポイントＷ0L，Ｗ0Rが選択さ
れているときは、Ｗ0L＝Ｗ0R＝“Ｌ”となり、プルダウ
ン用のＮ型ＭＯＳトランジスタＮp1はＯＦＦ状態にな
る。このとき、ポイントＴ1が選択されると、Ｐ型ＭＯ
ＳトランジスタＰ1L，Ｐ1RによってポイントＷ1L，Ｗ1
c，Ｗ1Rの電位即ち行線の電位は接地電位から上昇す
る。Ｐ型ＭＯＳトランジスタＰ1L，Ｐ1Rにおけるゲート
・ソース間電位差ＶGSは、−ＶCCの一定値になっている
ので、行線の電位が上昇するに従ってＰ型ＭＯＳトラン
ジスタＰ1L，Ｐ1Rにおける抵抗値は小さくなっていく。
これらにより、その行線の電位が上昇するスピードは、
行線両端部のポイントＷ1L，Ｗ1R付近においては速く、
行線中央部のポイントＷ1cにおいては最も遅くなる。
【００３１】一方、ポイントＴ1が非選択になると、ポ
イントＴ1＝“Ｈ”となるので、Ｐ型ＭＯＳトランジス
タＰ1L，Ｐ1RはＯＦＦ状態になり、プルダウン用のＮ型
ＭＯＳトランジスタＮ1cはＯＮ状態になる。従って、ポ
イントＷ1L，Ｗ1c，Ｗ1Rの電位即ち行線の電位は、Ｎ型
ＭＯＳトランジスタＮ1cのみによって接地電位にプルダ
ウンされる。これらにより、その行線の電位の下降スピ
ードは、行線中央部のポイントＷ1cにおいては最も速
く、行線両端部のポイントＷ1L，Ｗ1R付近においては最
も遅くなる。
イントＴ1＝“Ｈ”となるので、Ｐ型ＭＯＳトランジス
タＰ1L，Ｐ1RはＯＦＦ状態になり、プルダウン用のＮ型
ＭＯＳトランジスタＮ1cはＯＮ状態になる。従って、ポ
イントＷ1L，Ｗ1c，Ｗ1Rの電位即ち行線の電位は、Ｎ型
ＭＯＳトランジスタＮ1cのみによって接地電位にプルダ
ウンされる。これらにより、その行線の電位の下降スピ
ードは、行線中央部のポイントＷ1cにおいては最も速
く、行線両端部のポイントＷ1L，Ｗ1R付近においては最
も遅くなる。
【００３２】上述のように本第１の実施例に係る行デコ
ーダでは、行線が選択されたときの電位供給をＰ型ＭＯ
Ｓトランジスタで行なうようにしたので、行線の電位の
立ち上がりを速くすることができる。
ーダでは、行線が選択されたときの電位供給をＰ型ＭＯ
Ｓトランジスタで行なうようにしたので、行線の電位の
立ち上がりを速くすることができる。
【００３３】図４は、本発明の第２の実施例に係る行デ
コーダを示す回路図である。
コーダを示す回路図である。
【００３４】図４に示す本第２の実施例に係る行デコー
ダにおいて、図１に示す第１の実施例に係る行デコーダ
と異なる構成部分は、インバータＩＮＶＤ１，ＩＮＶＤ
２が追加されている部分である。インバータＩＮＶＤ１
の入力端はナンドＮＡ１Ｌの出力端に、インバータＩＮ
ＶＤ１の出力端はインバータＩＮＶＤ２の入力端に、イ
ンバータＩＮＶＤ２の出力端はプルダウン用のＮ型ＭＯ
ＳトランジスタＮp1，…Ｎp2nのゲートに夫々接続され
ている。
ダにおいて、図１に示す第１の実施例に係る行デコーダ
と異なる構成部分は、インバータＩＮＶＤ１，ＩＮＶＤ
２が追加されている部分である。インバータＩＮＶＤ１
の入力端はナンドＮＡ１Ｌの出力端に、インバータＩＮ
ＶＤ１の出力端はインバータＩＮＶＤ２の入力端に、イ
ンバータＩＮＶＤ２の出力端はプルダウン用のＮ型ＭＯ
ＳトランジスタＮp1，…Ｎp2nのゲートに夫々接続され
ている。
【００３５】本第２の実施例に係る行デコーダの基本的
な回路動作は、第１の実施例に係る行デコーダの回路動
作とほぼ同じであが、以下に述べるような動作の相違点
がある。ナンドＮＡ１Ｌの出力は、インバータＩＮＶＤ
１，ＩＮＶＤ２を介して２n個のプルダウン用Ｎ型ＭＯ
ＳトランジスタＮp1，…Ｎp2nに入力される。これによ
り、ナンドＮＡ１Ｌの容量負荷は、インバータＩＮＶ１
Ｌ及びインバータＩＮＶＤ１の入力端容量の和になる。
な回路動作は、第１の実施例に係る行デコーダの回路動
作とほぼ同じであが、以下に述べるような動作の相違点
がある。ナンドＮＡ１Ｌの出力は、インバータＩＮＶＤ
１，ＩＮＶＤ２を介して２n個のプルダウン用Ｎ型ＭＯ
ＳトランジスタＮp1，…Ｎp2nに入力される。これによ
り、ナンドＮＡ１Ｌの容量負荷は、インバータＩＮＶ１
Ｌ及びインバータＩＮＶＤ１の入力端容量の和になる。
【００３６】従って、本第２の実施例に係る行デコーダ
では、２n個のプルダウン用Ｎ型ＭＯＳトランジスタＮp
1，…Ｎp2nにおけるゲート容量の総和が大きい値であっ
ても、インバータＩＮＶＤ２の負荷駆動力により２n個
のプルダウン用Ｎ型ＭＯＳトランジスタＮp1，…Ｎp2n
の動作を速くすることができるので、プルダウン用Ｎ型
ＭＯＳトランジスタＮp1，…Ｎp2nのゲート容量による
行線の電位の立ち上がりスピードの低下を防止すること
ができる。
では、２n個のプルダウン用Ｎ型ＭＯＳトランジスタＮp
1，…Ｎp2nにおけるゲート容量の総和が大きい値であっ
ても、インバータＩＮＶＤ２の負荷駆動力により２n個
のプルダウン用Ｎ型ＭＯＳトランジスタＮp1，…Ｎp2n
の動作を速くすることができるので、プルダウン用Ｎ型
ＭＯＳトランジスタＮp1，…Ｎp2nのゲート容量による
行線の電位の立ち上がりスピードの低下を防止すること
ができる。
【００３７】
【発明の効果】以上説明したように本発明に係る行デコ
ーダによれば、行線が選択されたときの電位供給をＰ型
ＭＯＳトランジスタで行なう構成にしたので、行線の電
位の立ち上がりを速くすることができる。
ーダによれば、行線が選択されたときの電位供給をＰ型
ＭＯＳトランジスタで行なう構成にしたので、行線の電
位の立ち上がりを速くすることができる。
【図１】本発明の第１の実施例に係る行デコーダを示す
回路図である。
回路図である。
【図２】図１に示す行デコーダにおいて、ポイントＴ1
が選択され、ポイントＷ0L，Ｗ0Rが選択及び非選択され
るときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波
形図である。
が選択され、ポイントＷ0L，Ｗ0Rが選択及び非選択され
るときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波
形図である。
【図３】図１に示す行デコーダにおいて、ポイントＷ0
L，Ｗ0Rが選択され、ポイントＴ1が選択及び非選択され
るときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波
形図である。
L，Ｗ0Rが選択され、ポイントＴ1が選択及び非選択され
るときのポイントＷ1L，Ｗ1c，Ｗ1Rの電位変化を示す波
形図である。
【図４】本発明の第２の実施例に係る行デコーダを示す
回路図である。
回路図である。
【図５】従来の行デコーダの一例を示す回路図である。
【図６】図５に示す行デコーダにおいて、ポイントＴ
1，Ｔ'1が選択されるときの行線の選択及び非選択時に
おける過渡的な電位変化を示す波形図である。
1，Ｔ'1が選択されるときの行線の選択及び非選択時に
おける過渡的な電位変化を示す波形図である。
【図７】図５に示す行デコーダにおいて、ポイントＷ0
L，Ｗ0Rが選択されているときの行線の選択及び非選択
時における過渡的な電位変化を示す波形図である。
L，Ｗ0Rが選択されているときの行線の選択及び非選択
時における過渡的な電位変化を示す波形図である。
【図８】Ｎ型ＭＯＳトランジスタの飽和領域における特
性を示すグラフであり、ドレイン・ソース間電位差ＶDS
とゲート・ソース間電位差ＶGSとが等しい場合における
ドレイン電流ＩDS対ドレイン・ソース間電位差ＶDSの関
係を示すグラフである。
性を示すグラフであり、ドレイン・ソース間電位差ＶDS
とゲート・ソース間電位差ＶGSとが等しい場合における
ドレイン電流ＩDS対ドレイン・ソース間電位差ＶDSの関
係を示すグラフである。
【図９】Ｎ型ＭＯＳトランジスタの飽和領域における特
性を示すグラフであり、ドレイン・ソース間電位差ＶDS
とゲート・ソース間電位差ＶGSとが等しい場合における
抵抗Ｒ対ドレイン・ソース間電位差ＶDSの関係を示すグ
ラフである。
性を示すグラフであり、ドレイン・ソース間電位差ＶDS
とゲート・ソース間電位差ＶGSとが等しい場合における
抵抗Ｒ対ドレイン・ソース間電位差ＶDSの関係を示すグ
ラフである。
【図１０】Ｎ型ＭＯＳトランジスタの３極管領域におけ
る特性を示すグラフであり、ＶDS＜（ＶGS−ＶTN）の場
合におけるドレイン電流ＩDS対ドレイン・ソース間電位
差ＶDSの関係を示すグラフである。
る特性を示すグラフであり、ＶDS＜（ＶGS−ＶTN）の場
合におけるドレイン電流ＩDS対ドレイン・ソース間電位
差ＶDSの関係を示すグラフである。
【図１１】Ｎ型ＭＯＳトランジスタの３極管領域におけ
る特性を示すグラフであり、ＶDS＜（ＶGS−ＶTN）の場
合における抵抗Ｒ対ドレイン・ソース間電位差ＶDSの関
係を示すグラフである。
る特性を示すグラフであり、ＶDS＜（ＶGS−ＶTN）の場
合における抵抗Ｒ対ドレイン・ソース間電位差ＶDSの関
係を示すグラフである。
ＩＮＶ１Ｌ，ＩＮＶ１Ｒ，ＩＮＶ１，ＩＮＶ２ｍ ；イ
ンバータ ＮＡ１Ｌ，ＮＡ１Ｒ ；ナンド ＮＯＲ１，ＮＯＲ２ｍ ；ノア Ｎ1c，Ｎ2nc，Ｎp1，Ｎp2n ；Ｎ型ＭＯＳトランジスタ Ｐ1L，Ｐ2nL，Ｐ1R，Ｐ2nR ；Ｐ型ＭＯＳトランジスタ
ンバータ ＮＡ１Ｌ，ＮＡ１Ｒ ；ナンド ＮＯＲ１，ＮＯＲ２ｍ ；ノア Ｎ1c，Ｎ2nc，Ｎp1，Ｎp2n ；Ｎ型ＭＯＳトランジスタ Ｐ1L，Ｐ2nL，Ｐ1R，Ｐ2nR ；Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０６ Ａ
Claims (3)
- 【請求項１】 複数のメモリ素子で構成される複数の列
線と各メモリ素子の共通のゲート電極である複数の行線
とにより構成されるメモリアレイを有する半導体記憶装
置に用いられる行デコーダにおいて、アドレスデータに
応じて前記複数の行線における一つの行線を選択する第
１及び第２のデコーダと、この第１のデコーダの出力端
と前記行線との間に設けられる第１のＰ型ＭＯＳトラン
ジスタと、この第１のＰ型ＭＯＳトランジスタと前記行
線との接続点とは異なる行線上の位置と前記第２のデコ
ーダの出力端との間に設けられる第２のＰ型ＭＯＳトラ
ンジスタとを有することを特徴とする行デコーダ。 - 【請求項２】 前記第１のデコーダの出力に応じて前記
行線の電位をプルダウンするＮ型ＭＯＳトランジスタを
有することを特徴とする請求項１に記載の行デコーダ。 - 【請求項３】 前記第１のデコーダの出力部と前記Ｎ型
ＭＯＳトランジスタのゲートとの間に設けられるインバ
ータを有することを特徴とする請求項１又は２に記載の
行デコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11277592A JPH05307891A (ja) | 1992-05-01 | 1992-05-01 | 行デコーダ |
| US08/054,221 US5295116A (en) | 1992-05-01 | 1993-04-30 | Row address decoder and word line driver unit with pull-down transistors operable in saturation region for rapidly driving word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11277592A JPH05307891A (ja) | 1992-05-01 | 1992-05-01 | 行デコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307891A true JPH05307891A (ja) | 1993-11-19 |
Family
ID=14595194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11277592A Pending JPH05307891A (ja) | 1992-05-01 | 1992-05-01 | 行デコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5295116A (ja) |
| JP (1) | JPH05307891A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
| US6144610A (en) * | 1999-04-20 | 2000-11-07 | Winbond Electronics Corporation | Distributed circuits to turn off word lines in a memory array |
| US6795367B1 (en) * | 2000-05-16 | 2004-09-21 | Micron Technology, Inc. | Layout technique for address signal lines in decoders including stitched blocks |
| US8456946B2 (en) * | 2010-12-22 | 2013-06-04 | Intel Corporation | NAND logic word line selection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727545A (en) * | 1980-07-26 | 1982-02-13 | Sony Corp | Three-dimensional color image display unit |
| JPS6410498A (en) * | 1987-07-01 | 1989-01-13 | Nec Corp | Row decoder |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294695A (ja) * | 1985-06-20 | 1986-12-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
-
1992
- 1992-05-01 JP JP11277592A patent/JPH05307891A/ja active Pending
-
1993
- 1993-04-30 US US08/054,221 patent/US5295116A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727545A (en) * | 1980-07-26 | 1982-02-13 | Sony Corp | Three-dimensional color image display unit |
| JPS6410498A (en) * | 1987-07-01 | 1989-01-13 | Nec Corp | Row decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| US5295116A (en) | 1994-03-15 |
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