JPH05308100A - 論理ｉｃ回路の配線方法 - Google Patents
論理ｉｃ回路の配線方法Info
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- JPH05308100A JPH05308100A JP4112689A JP11268992A JPH05308100A JP H05308100 A JPH05308100 A JP H05308100A JP 4112689 A JP4112689 A JP 4112689A JP 11268992 A JP11268992 A JP 11268992A JP H05308100 A JPH05308100 A JP H05308100A
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- 238000004904 shortening Methods 0.000 abstract 1
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 配線長さを短くして信号遅延や信号減衰を最
小限に抑え、ＩＣ回路を高速動作させる。 【構成】 ＤＣＦＬ論理ゲートから構成されるＮＯＲ回
路をトランジスタレベルで分割する。分割されたスイッ
チングＦＥＴ１、３、４、６、電流源ＦＥＴ２、５を、
それらの間の配線距離が所定のＩＣ機能を実現し得る範
囲で最短となるように配置して接続する。
小限に抑え、ＩＣ回路を高速動作させる。 【構成】 ＤＣＦＬ論理ゲートから構成されるＮＯＲ回
路をトランジスタレベルで分割する。分割されたスイッ
チングＦＥＴ１、３、４、６、電流源ＦＥＴ２、５を、
それらの間の配線距離が所定のＩＣ機能を実現し得る範
囲で最短となるように配置して接続する。
Description
【０００１】
【産業上の利用分野】本発明は高速論理ＩＣ回路の配線
方法に関し、特にＤＣＦＬ論理ゲートを用いて所定の論
理機能を実現するように設計された論理ＩＣ回路の配線
方法に関するものである。
方法に関し、特にＤＣＦＬ論理ゲートを用いて所定の論
理機能を実現するように設計された論理ＩＣ回路の配線
方法に関するものである。
【０００２】
【従来の技術】論理ＩＣ回路の中でも高速動作に適した
ものとして、ＧａＡｓＩＣ回路が知られている。このＧ
ａＡｓＩＣ回路においては、ＤＣＦＬ（Direct Coupled
FET Logic）論理ゲートが、その論理用基本回路の一つ
として広く使用されている。
ものとして、ＧａＡｓＩＣ回路が知られている。このＧ
ａＡｓＩＣ回路においては、ＤＣＦＬ（Direct Coupled
FET Logic）論理ゲートが、その論理用基本回路の一つ
として広く使用されている。
【０００３】図２（ａ）にＤＣＦＬ論理ゲートの一例を
示した。このＤＣＦＬゲート回路は、複数（図示した例
では２個）のスイッチングＦＥＴ９、１０と、負荷素子
である１個の電流源ＦＥＴ８を組合せて構成される。こ
のＤＣＦＬ論理ゲートは、図２（ｂ）に示したようなＮ
ＯＲ回路１１に相当する。
示した。このＤＣＦＬゲート回路は、複数（図示した例
では２個）のスイッチングＦＥＴ９、１０と、負荷素子
である１個の電流源ＦＥＴ８を組合せて構成される。こ
のＤＣＦＬ論理ゲートは、図２（ｂ）に示したようなＮ
ＯＲ回路１１に相当する。
【０００４】このＤＣＦＬ論理ゲートを複数組合せて所
定の論理機能を実現する場合、一般的には論理ゲートの
組合せを理解し易く配置する構成が採られる。即ち、Ｎ
ＯＲ回路１１を１つの基本単位とし、基本単位毎に各基
本単位を構成するＦＥＴを近接配置すると共にこれら複
数の基本単位の間を配線で結んでいる。
定の論理機能を実現する場合、一般的には論理ゲートの
組合せを理解し易く配置する構成が採られる。即ち、Ｎ
ＯＲ回路１１を１つの基本単位とし、基本単位毎に各基
本単位を構成するＦＥＴを近接配置すると共にこれら複
数の基本単位の間を配線で結んでいる。
【０００５】
【発明が解決しようとする課題】ところが上記のように
論理の組合せをに理解し易く配置した場合には、次のよ
うな問題がある。即ち、例えば図３のように２個のＮＯ
Ｒ回路１２、１３を組合わせてラッチ回路を構成する場
合、ラッチの入力する位置と出力する位置が大きく離れ
たりあるいは基板への組込み時におけるレイアウトの都
合等によって、２つのＮＯＲ回路１２、１３が基板上の
離れた場所に置かれることが生じる。図４はこの場合の
回路構成をトランジスタレベルで示したもので、電流源
ＦＥＴ２とスイッチングＦＥＴ１、３によりＮＯＲ回路
１２が、また電流源ＦＥＴ５とスイッチングＦＥＴ４、
６によりＮＯＲ回路１３がそれぞれ構成される。スイッ
チングＦＥＴ７は例えば次段の図示しないＮＯＲ回路の
ものである。尚、これらの図において破線は位置的に離
れていることを意味する（以下同じ）。
論理の組合せをに理解し易く配置した場合には、次のよ
うな問題がある。即ち、例えば図３のように２個のＮＯ
Ｒ回路１２、１３を組合わせてラッチ回路を構成する場
合、ラッチの入力する位置と出力する位置が大きく離れ
たりあるいは基板への組込み時におけるレイアウトの都
合等によって、２つのＮＯＲ回路１２、１３が基板上の
離れた場所に置かれることが生じる。図４はこの場合の
回路構成をトランジスタレベルで示したもので、電流源
ＦＥＴ２とスイッチングＦＥＴ１、３によりＮＯＲ回路
１２が、また電流源ＦＥＴ５とスイッチングＦＥＴ４、
６によりＮＯＲ回路１３がそれぞれ構成される。スイッ
チングＦＥＴ７は例えば次段の図示しないＮＯＲ回路の
ものである。尚、これらの図において破線は位置的に離
れていることを意味する（以下同じ）。
【０００６】そしてこのように前段のＮＯＲ回路１２と
後段のＮＯＲ回路１３とが離れて配置された際におい
て、図示のように前段のＮＯＲ回路１２の入力端子の一
方が後段のＮＯＲ回路１３の出力端子に接続される場合
がある。この場合、ＮＯＲゲート回路１２、１３の間に
は配線Ｌ１の他に、前段のＮＯＲ回路１２の入力端子の
一方を後段のＮＯＲ回路１３の出力端子に接続するため
の距離の長い配線Ｌ２を含むため、ラッチ回路ないしＩ
Ｃ回路全体における配線長が非常に長くなってしまう。
そしてこのように総配線長が長いと、ラッチ回路ないし
ＩＣ回路内部での配線遅延が大きくなり、これが原因で
回路の高速動作が妨げられるという問題がある。
後段のＮＯＲ回路１３とが離れて配置された際におい
て、図示のように前段のＮＯＲ回路１２の入力端子の一
方が後段のＮＯＲ回路１３の出力端子に接続される場合
がある。この場合、ＮＯＲゲート回路１２、１３の間に
は配線Ｌ１の他に、前段のＮＯＲ回路１２の入力端子の
一方を後段のＮＯＲ回路１３の出力端子に接続するため
の距離の長い配線Ｌ２を含むため、ラッチ回路ないしＩ
Ｃ回路全体における配線長が非常に長くなってしまう。
そしてこのように総配線長が長いと、ラッチ回路ないし
ＩＣ回路内部での配線遅延が大きくなり、これが原因で
回路の高速動作が妨げられるという問題がある。
【０００７】また、ＩＣ回路上における配線幅は通常は
数μｍ程度である。この配線は分布定数的に見るとＣＲ
の時定数を持つ回路と等価であるから、上記のように配
線長が非常に長い場合、スイッチングトランジスタがＯ
Ｎになった場合における配線での放電が大きく、即ち配
線での放電（配線抵抗での放電、配線間や配線層とＩＣ
基板間等の静電容量による放電）による信号減衰量が大
きくなるため、次段への信号伝達がうまく行われず、所
望の回路動作をさせることが困難となる。
数μｍ程度である。この配線は分布定数的に見るとＣＲ
の時定数を持つ回路と等価であるから、上記のように配
線長が非常に長い場合、スイッチングトランジスタがＯ
Ｎになった場合における配線での放電が大きく、即ち配
線での放電（配線抵抗での放電、配線間や配線層とＩＣ
基板間等の静電容量による放電）による信号減衰量が大
きくなるため、次段への信号伝達がうまく行われず、所
望の回路動作をさせることが困難となる。
【０００８】そして回路の集積化が今後更にすすんで全
体の配線量が多くなり且つ配線幅がより小さくなった場
合、配線抵抗の増大によってスイッチング時間がますま
す長くなり、ＩＣ回路における高速動作が妨げられると
いう問題がある。
体の配線量が多くなり且つ配線幅がより小さくなった場
合、配線抵抗の増大によってスイッチング時間がますま
す長くなり、ＩＣ回路における高速動作が妨げられると
いう問題がある。
【０００９】本発明は、配線長を短くして信号遅延や信
号減衰を最小限に抑え、もって論理ＩＣ回路を高速動作
させることが可能な、高速論理ＩＣ回路の配線方法を提
供することを目的とする。
号減衰を最小限に抑え、もって論理ＩＣ回路を高速動作
させることが可能な、高速論理ＩＣ回路の配線方法を提
供することを目的とする。
【００１０】
【問題点を解決するための手段】本発明の高速論理ＩＣ
回路の配線方法は、ＤＣＦＬ論理ゲートを構成するスイ
ッチングトランジスタと負荷素子を、ＤＣＦＬ論理ゲー
ト間の配線距離が所定の論理機能を実現し得る範囲で最
短となるように配置して接続するものである。
回路の配線方法は、ＤＣＦＬ論理ゲートを構成するスイ
ッチングトランジスタと負荷素子を、ＤＣＦＬ論理ゲー
ト間の配線距離が所定の論理機能を実現し得る範囲で最
短となるように配置して接続するものである。
【００１１】また負荷素子は次段ＤＣＦＬ論理ゲートの
スイッチングトランジスタの近傍に配置することが好ま
しい。
スイッチングトランジスタの近傍に配置することが好ま
しい。
【００１２】
【作用】上記のようにＤＣＦＬ論理ゲートを内部素子レ
ベルに分割し、この内部素子レベルにおける論理ゲート
間の配線距離が最短となるようにトランジスタおよび負
荷素子を配置し接続することで、回路における総配線長
を最小限に抑えられる。そしてこの結果、配線遅延およ
び配線抵抗が低減して論理ＩＣ回路を高速動作させるこ
とができる。
ベルに分割し、この内部素子レベルにおける論理ゲート
間の配線距離が最短となるようにトランジスタおよび負
荷素子を配置し接続することで、回路における総配線長
を最小限に抑えられる。そしてこの結果、配線遅延およ
び配線抵抗が低減して論理ＩＣ回路を高速動作させるこ
とができる。
【００１３】また、負荷素子を次段ＤＣＦＬ論理ゲート
のスイッチングトランジスタの近傍に配置することで、
配線インピーダンスの低下によって信号波形の立上が
り、立ち下がりの急峻化が図れ、これによる回路全体の
高速化が可能となる。
のスイッチングトランジスタの近傍に配置することで、
配線インピーダンスの低下によって信号波形の立上が
り、立ち下がりの急峻化が図れ、これによる回路全体の
高速化が可能となる。
【００１４】
【実施例】以下に本発明の実施例を説明する。本発明の
配線方法によって図３に示したラッチ回路をその総配線
長が最短となるように配線し直した例を図１に示した。
以下にこの手順を述べる。ラッチ回路を構成する２つの
ＮＯＲ回路１２、１３は、図４のときと同様に、それぞ
れＦＥＴ１〜３およびＦＥＴ４〜６で構成されている。
つまり、ＮＯＲ回路１２は、電流源ＦＥＴ２およびスイ
ッチングＦＥＴ１，３で構成され、ＮＯＲ回路１３は電
流源ＦＥＴ５およびスイッチングＦＥＴ４，６で構成さ
れている。ここで、前段のＮＯＲ回路１２に属し且つそ
のゲート電極が後段のＮＯＲ回路１３の出力側に接続さ
れているスイッチングＦＥＴ３に注目する。そしてこの
スイッチングＦＥＴ３をスイッチイングＦＥＴ１から分
離し、後段のＮＯＲ回路１３を構成する一方のスイッチ
ングＦＥＴ４に近接させて配置するとともに、スイッチ
ングＦＥＴ４に図１にのように交差接続等して、ラッチ
機能を得るようにする。
配線方法によって図３に示したラッチ回路をその総配線
長が最短となるように配線し直した例を図１に示した。
以下にこの手順を述べる。ラッチ回路を構成する２つの
ＮＯＲ回路１２、１３は、図４のときと同様に、それぞ
れＦＥＴ１〜３およびＦＥＴ４〜６で構成されている。
つまり、ＮＯＲ回路１２は、電流源ＦＥＴ２およびスイ
ッチングＦＥＴ１，３で構成され、ＮＯＲ回路１３は電
流源ＦＥＴ５およびスイッチングＦＥＴ４，６で構成さ
れている。ここで、前段のＮＯＲ回路１２に属し且つそ
のゲート電極が後段のＮＯＲ回路１３の出力側に接続さ
れているスイッチングＦＥＴ３に注目する。そしてこの
スイッチングＦＥＴ３をスイッチイングＦＥＴ１から分
離し、後段のＮＯＲ回路１３を構成する一方のスイッチ
ングＦＥＴ４に近接させて配置するとともに、スイッチ
ングＦＥＴ４に図１にのように交差接続等して、ラッチ
機能を得るようにする。
【００１５】以上のようにスイッチングＦＥＴ３を配置
を変えて接続することで、図３、４に示した長い配線Ｌ
２をなくせ、その分だけ総配線長を短くすることができ
る。そして同様な配置接続変更をすることで、ＩＣ回路
全体における総配線長を経験的には２０％以上も削減す
ることができる。
を変えて接続することで、図３、４に示した長い配線Ｌ
２をなくせ、その分だけ総配線長を短くすることができ
る。そして同様な配置接続変更をすることで、ＩＣ回路
全体における総配線長を経験的には２０％以上も削減す
ることができる。
【００１６】また、ＮＯＲ回路１３を構成する他方のス
イッチングＦＥＴ６は、次段のスイッチングＦＥＴ７に
隣接して配置する。更に、ＮＯＲ回路１２の電流源ＦＥ
Ｔ２はスイッチングＦＥＴ３，４に、またＮＯＲ回路１
３の電流源ＦＥＴ５はスイッチングＦＥＴ６、７にそれ
ぞれ近接して配置する。電流源ＦＥＴ２、５をこのよう
に配置すれば、配線インピーダンスの低下による回路高
速化が図れる。
イッチングＦＥＴ６は、次段のスイッチングＦＥＴ７に
隣接して配置する。更に、ＮＯＲ回路１２の電流源ＦＥ
Ｔ２はスイッチングＦＥＴ３，４に、またＮＯＲ回路１
３の電流源ＦＥＴ５はスイッチングＦＥＴ６、７にそれ
ぞれ近接して配置する。電流源ＦＥＴ２、５をこのよう
に配置すれば、配線インピーダンスの低下による回路高
速化が図れる。
【００１７】なお、本実施例では、ＤＣＦＬ論理ゲート
の負荷素子として、電流源ＦＥＴを用いているが、これ
に代えて抵抗を用いてもよい。
の負荷素子として、電流源ＦＥＴを用いているが、これ
に代えて抵抗を用いてもよい。
【００１８】
【発明の効果】以上の通り、本発明の高速論理ＩＣ回路
の配線方法によれば、配線長を短くして信号遅延や信号
減衰を最小限に抑えることができる結果、ＩＣ回路を高
速動作させることが可能となる。
の配線方法によれば、配線長を短くして信号遅延や信号
減衰を最小限に抑えることができる結果、ＩＣ回路を高
速動作させることが可能となる。
【図１】本発明の方法によりトランジスタを配置接続し
た例を示した説明図。
た例を示した説明図。
【図２】（ａ）はＤＣＦＬ論理ゲートの説明図、（ｂ）
はＤＣＦＬ回路をＮＯＲ回路により表現した説明図。
はＤＣＦＬ回路をＮＯＲ回路により表現した説明図。
【図３】ＮＯＲ回路によって構成したラッチ回路の説明
図。
図。
【図４】ラッチ回路におけるトランジスタの配置を示し
た説明図。
た説明図。
１、３、４、６、７、９、１０…スイッチングＦＥＴ、
２、５、８…電流源ＦＥＴ、１１、１２、１３…ＮＯＲ
回路。
２、５、８…電流源ＦＥＴ、１１、１２、１３…ＮＯＲ
回路。
Claims (2)
- 【請求項１】 負荷素子とこれに直列に接続するスイッ
チングトランジスタとからなる複数のＤＣＦＬ論理ゲー
トを用いて所定の論理機能を実現する論理ＩＣ回路にお
いて、 前記ＤＣＦＬ論理ゲートを構成するスイッチングトラン
ジスタおよび負荷素子を、ＤＣＦＬ論理ゲート間の配線
距離が前記所定の論理機能を実現し得る範囲で最短とな
るように配置して接続することを特徴とする論理ＩＣ回
路の配線方法。 - 【請求項２】 前記負荷素子を次段のＤＣＦＬ論理ゲー
トのスイッチングトランジスタの近傍に配置することを
特徴とする請求項１記載の論理ＩＣ回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112689A JPH05308100A (ja) | 1992-05-01 | 1992-05-01 | 論理ｉｃ回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112689A JPH05308100A (ja) | 1992-05-01 | 1992-05-01 | 論理ｉｃ回路の配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308100A true JPH05308100A (ja) | 1993-11-19 |
Family
ID=14593024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112689A Pending JPH05308100A (ja) | 1992-05-01 | 1992-05-01 | 論理ｉｃ回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308100A (ja) |
-
1992
- 1992-05-01 JP JP4112689A patent/JPH05308100A/ja active Pending
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