JPH01192078A - 半導体記憶装置及びレベルシフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置さらはそれにおけるセンスア
ンプ駆動系に関し、例えば、ビット線及びコモンデータ
線を所望レベルにプリチャージする形式のＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）におけるリ
ード動作の高速化及び低消費電力化に適用して有効な技
術に関するものである。

〔従来技術〕

ＳＲＡＭにおいて、メモリセルからの読み出し信号はビ
ット線対及びコモンデータ線対を介して差動増幅型セン
スアンプによって増幅されるが、このセンスアンプの増
幅動作上量も高感度となる動作点は一般的に電源電圧の
概ね中間レベルになるから、センスアンプによる増幅動
作の確定は、選択されたメモリセルの読み出し信号がコ
モンデータ線上でセンスアンプの動作点の上下に到達す
るのを待つ必要がある。

また、ＳＲＡＭにおいては、メモリセルデータの読み出
しによってビット線間に生じた電位差を元に戻してデー
タ読み出し開始前にビット線電位をデータ読み出し動作
上望ましいレベルにするためのビット線負荷素子もしく
はプリチャージ素子が必要とされる。

このビット線負荷素子によって与えられるビット線やコ
モンデータ線のプリチャージレベルがセンスアンプの動
作点近傍であれば、センスアンプの入力信号がその動作
点に到達するまでの時間を短縮することができて、デー
タの高速読み出しに望ましいこととされる。

しかしながら、ビット線及びコモンデータ線のプリチャ
ージレベルをセンスアンプの動作点近傍即ち電源電圧の
中間レベルにするために、ビット線やコモンデータ線を
含む信号線路に直流電流パスを形成し、そのパスにおけ
る抵抗分割によって斯るプリチャージレベルを形成しよ
うとすると、消費電力が著しく増大する問題があった。

そこで、相補ビット線対の一方のビット線に回路の電源
電圧を供給すると共に、他方のビット線には回路の接地
電位を与えるようにして夫々充電し、その後で相補ビッ
ト線対を短絡させることにより、電荷再配分で相補ビッ
ト線対を電源電圧の中間レベルにプリチャージする技術
が特願昭６０−５８４０３号によって提案されている。

〔発明が解決しようとする課題〕

しかしながら、ビット線及びコモンデータ線に対する上
記したプリチャージ方式では、相補ビット線対を電源電
圧及び接地電位に夫々充電する動作と、これに引き続い
て相補ビット線対を短絡させる動作とが２ステツプで必
要になり、さらに、　　・このプリチャージ動作期間中
は、メモリセルに誤ったデータが書き込まれないように
するためにワード線の選択動作を待たなければならない
。これにより、データ読み出しのためのタイミング規定
が複雑になるばかりか、アクセスタイムが長くなってデ
ータの高速読み出しをするにも限界があった。

本発明の目的は、データ読み出し動作の高速化と低消費
電力化とを達成することができるセンスアンプ駆動系を
備えた半導体記憶装置を提供することにある。さらに本
発明の別の目的は、半導体記憶装置のセンスアンプ駆動
系などに好適なレベルシフト回路を提供することにある
。

本発明の前記ならびにそのほかの目的と新規外特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルの読み出し信号をセンスアンプの
動作点近傍のレベルにシフトさせて当該センスアンプの
入力端子に与えるレベルシフト回路を設けて半導体記憶
装置を構成する。

例えば、メモリセル情報をスタティックに保持するため
の負荷素子を備えたスタティックメモリセルを含む半導
体記憶装置の場合、そのメモリセルのデータ入出力端子
に導通にされ得る信号線は、上記負荷素子に与えられる
電源電圧レベル又はその近傍のレベルを供給可能なプリ
チャージ素子を備える。このとき、上記レベルシフト回
路は、メモリセルのデータ入出力端子に導通にされ得る
信号線にプリチャージ素子を介して供給可能とされる電
圧レベルをセンスアンプの動作点近傍にシフトさせる。

このレベルシフト回路は、電流増幅トランジスタと電流
源との直列結合ノードを出力端子として当該出力端子電
圧を電流増幅トランジスタの入力電圧に追従変化させる
電流増幅器を含むと共に。

センスアンプの活性化に呼応して直流電流経路を開成す
るパワースイッチを備えて構成することができる。

また、レベルシフト回路は、電流増幅トランジスタと電
流源との直列結合ノードを出力端子として当該出力端子
電圧を電流増幅トランジスタの入力電圧に追従変化させ
る電流増幅器を一対含み、各電流増幅器の出力端子に上
記電流増幅トランジスタとは導電型の異なる負荷トラン
ジスタを結合すると共に、負荷トランジスタの制御端子
を互いに他方の電流増幅器の出力端子に結合して搭成し
・でもよい。このとき、上記一対の電流増幅器に含まれ
る電流源はカレントミラー回路で構成することができる
。

〔作　用〕

上記した手段によれば、半導体記憶装置のセンスアンプ
駆動系に含まれるレベルシフト回路は、メモリセルデー
タの読み出しに際して、ビット線やコモンデータ線のよ
うな信号線におけるプリチャージレベルとされる電源電
圧近傍の微小なレベル変化を、センスアンプの増幅動作
上量も高感度となる動作点付近でのレベル変化に変換し
て、これをセンスアンプの入力端子に与える。これによ
り、負荷容量の大きなビット線やコモンデータ線自体が
センスアンプの動作点近傍に到達するのを待つことなく
センスアンプによる増幅動作の確定を得ることができて
、データ読み出し動作の高速化複達成する。

更に、データ読み出し動作におけるビット線やコモンデ
ータ線の振幅を電源電圧寄りの変化に留めておくことが
できることにより、次の読み出しサイクルのためのビッ
ト線プリチャージ動作の高速化、プリチャージ動作に必
要とされる電力消費の低減、さらにはリード時に誤書き
込みの虞がなくなるいう点でリード状態の安定化ならび
にプリチャージタイミングとワード線選択タイミングと
の間における厳格なタイミング規定の撤廃を可能とする
。

出力電圧を電流増幅トランジスタの入力電圧に追従させ
てシフトする電流増幅器を含めてレベルシフト回路を構
成する場合、その入力と出力との関係がソースフォロア
のような形式にされると共に、レベルシフト回路はセン
スアンプの比較的小さな入力容量を駆動するだけでよい
から、レベルシフト動作に要する時間は実質的に無視し
得る短い時間とされる。しかも既述の如くレベルシフト
回路の出力負荷は比較的小さいから、このレベルシフト
回路における直流電流パスに流れる貫通電流を小さくす
るようにその構成素子を設定しても高速レベルシフト動
作には実質的な影響を与えず。

さらには、センスアンプの活性化に同期動作されるパワ
ースイッチ素子の作用により、レベルシフト回路自体の
電力消費量は極めて小さくされる。

レベルシフト回路において、上記した一対の電流増幅器
の出力端子に上記電流増幅トランジスタとは導電型の異
なる負荷トランジスタを結合すると共に、負荷トランジ
スタの制御端子を互いに他方の電流増幅器の出力端子に
結合してこれを構成すると、一対の電流増幅トランジス
タの入力端子に相補レベルの信号が供給されることによ
って一対の出力端子に得られるレベルシフトされた相補
出力信号のレベル差は、上記負荷トランジスタの相補的
電流供給動作に基づいて相補入力信号のレベル差以上の
差をもって拡大され、これによってセンスアンプによる
増幅動作の確定は一層高速化される。

〔実施例〕

第１図は本発明の一実施例であるＳＲＡＭの要部を示す
回路図である。

同図に示されるＳＲＡＭは、特に制限されないが、公知
のＭＯ３集積回路製造技術によって１つの半導体基板に
形成される。

本実施例のＳＲＡＭは、スタテツィク型メモリセル１を
複数個マトリクス配置して成るメモリセルアレイを有す
る。メモリセル１は、特に制限されないが、Ｐチャンネ
ル型ＭＯ８ＦＥＴＱＩとＮチャンネル型ＭＯ８ＦＥＴＱ
２とによって構成されるＥ対の０ＭＯ８（相補型ＭＯ８
）インバータ回路ＩＡ、１Ｂの入力端子及び出力端子を
相互に交叉結合したプリップフロップ回路と、上記ＣＭ
ＯＳインバータ回路ＩＡ、ＩＢの出力端子にソース電極
が結合された一対のＮチャンネル型選択Ｍ○５ＦＥＴＱ
３．Ｑ４によって構成される。この選択ＭＯ８ＦＥＴＱ
３．Ｑ４のドレイン電極はメモリセル１のデータ入出力
端子とされ、またそれらのゲート電極はメモリセル１の
選択端子とされる。

に示されたビット線対Ｂ　Ｌ、、　Ｂ　Ｌ、〜Ｂ　Ｌｎ
、　ＢＬｎに列毎に結合され、メモリセル１の選択端子
は１行毎に対応するワード線ＷＬよ〜ＷＬｉに結合され
る。ワード線ＷＬ、〜ＷＬｉは、外部から供給されるロ
ーアドレス信号に対応する所定の１本が選択レベルに駆
動され、その駆動制御は図示しないローアドレスデコー
ダ及びワードドライバが行上記ビット線対Ｂ　Ｌｚｐ　
Ｂ　Ｌｚ〜Ｂ　Ｌｎｔ　Ｂ　Ｌｎの一端は、Ｎチャンネ
ル型ＭＯ８ＦＥＴＱ５及びＰチャンネル型ＭＯ３ＦＥＴ
Ｑ６によって構成されるカラムスイッチ回路としてのＣ
ＭＯ５トランスファゲート’Ｉ’Ｇ１．ＴＧ１〜ＴＧｎ
、ＴＧｎを介してコモンデータ線対ＣＤ、ＣＤに共通接
続される。

ＣＭＯＳトランスファゲートＴＧ、、ＴＧ、　〜ＴＧｎ
、ＴＧｎは、外部から供給されるカラムアドレス信号に
対応する所定１対のビット線対を選択的にコモンデータ
線対ＣＤ、ＣＤに導通制御し、そのためのスイッチ制御
信号としてのカラム選択信号Ｃ８Ｗ□〜Ｃ３Ｗｎは図示
しないカラムアドレスデコーダが形成する。

上記ビット線対Ｂ　Ｌ、、　Ｂ　Ｌ、〜Ｂ　Ｌｎ、　Ｂ
　Ｌｎの他端には、ソース電極に電源電圧Ｖｄｄが供給
されるＰチャンネル型プリチャージＭＯ５ＦＥＴＱ７の
ドレイン電極が結１合され、各プリチャージＭＯ８ＦＥ
ＴＱ７はそのゲート電極に供給されるプリチャージ信号
φｐＱによってスイッチ制御される。プリチャージ信号
φｐＱはそのローレベルによって各プリチャージＭＯ８
ＦＥＴＱ７をオン動作し、オン状態を採るプリチャージ
ＭＯ８ＦＥＴＱ７は、ビット線対Ｂ　Ｌ、、　Ｂ　Ｌ１
〜Ｂ　Ｌｎ、　Ｂ　Ｌｎ、及びＣＭＯＳトランスファゲ
ートＴＧ１．ＴＧ１〜Ｔ　Ｇｎ、　Ｔ　Ｇｎを介してコ
モンデータ線対ＣＤ、ＣＤを概ね電源電圧Ｖｄｄレベル
に充電して、以前のメモリアクセスによってビット線対
やコモンデータ線対ＣＤ、ＣＤに生じた電位差を縮めて
同電位にする。

上記コモンデータ線対ＣＤ、ＣＤには、書き込み回路３
の出力端子及び読み出し回路４の入力端子が結合される
。

書き込み回路３は１図示しないデータ人力バッファから
供給される書き込みデータＤｗに従ってコモンデータ線
対ＣＤ、ＣＤを所定の相補レベルに駆動する。

読み出し回路４は、メモリセルデータの読み出しによっ
てコモンデータ線対ＣＤ、ＣＤに生ずるプリチャージレ
ベルとしての電源電圧Ｖｄｄ近傍の微小なレベル変化で
ある相補的な電位差に基づいてこれを増幅する差動増幅
型センスアンプ５を含むが、その前段には、メモリセル
データの読み出しによってコモンデータ線対ＣＤ、ＣＤ
に生ずる電源電圧Ｖｄｄ近傍の上記微小なレベル変化を
、センスアンプ５の増幅動作上量も高感度となる動作点
付近でのレベル変化に変換して、これをセンスアンプ５
の入力端子に与えるレベルシフト回路６が設けられて成
る。

上記センスアンプ５は、特に制限されないが、ソース電
極の共通接続端が電流源としてのＮチャンネル型パワー
スイッチＭＯ８ＦＥＴＱＩＯを介して接地電位Ｖｓｓに
接続された差動対を成す一対のＮチャンネル型入力ＭＯ
８ＦＥＴＱＩＩ、Ｑｌ２を有し、入力ＭＯ８ＦＥＴＱＩ
Ｉ、Ｑ１２のドレイン電極の夫々に、カレントミラー負
荷を構成するＰチャンネル型ＭＯ８ＦＥＴＱ１３．Ｑｌ
４のドレイン電極を接続して成る。カレントミラー負荷
を構成するＰチャンネル型ＭＯ３ＦＥＴＱ１３、Ｑｌ４
のソース電極は電源電圧Ｖｄｄに接続され、それらゲー
ト電極の共通接続端は入力ＭＯ８ＦＥＴＱＩＩのドレイ
ン電極に結合される。

センスアンプ５の一対の入力端子は入力ＭＯ８ＦＥＴＱ
Ｉ　１．Ｑｌ２のゲート電極とされる。センスアンプ５
の出力端子はＭＯ８ＦＥＴＱ１２とＱｌ４との結合ドレ
イン電極とされ、出力インバータＩＮＶの入力端子に結
合される。センスアンプ５の増幅出力電圧Ｖｏｕｔが出
力インバータＩＮＶで検出可能なレベルに到達すること
により、この出力インバータＩＮＶは、図示しないデー
タ出力バッファに読み出しデータＤｒを与える。上記パ
ワースイッチＭＯ８ＦＥＴＱＩＯはそのゲート電極に供
給されるセンスアンプ信号φｓａによってスイッチ制御
される。センスアンプ信号φｓａばそのハイレベルによ
ってパワースイッチＭＯ８ＦＥＴＱＩＯをオン動作して
センスアンプ５を活性化する。尚、センスアンプ５の出
力端子は、センスアンプ５の非活性化に呼応して、Ｐチ
ャンネル型ＭＯ８ＦＥＴＱ１５により電源電圧Ｖ　ｄ　
ｄ　ニ充電されるようになっている。

センスアンプ５が活性化されて入力端子に相補信号が与
えられると、ＭＯ８ＦＥＴＱＩ　１．Ｑｌ２の夫々に流
れるドレイン・ソース間電流が相違され、これにより、
ＭＯ８ＦＥＴＱＩＩのドレイン・ソース間電流はＭＯ８
ＦＥＴＱ１３のソース・ドレイン間電圧を変化させ、こ
の変化とＭＯ８ＦＥＴＱ１２のドレイン・ソース間電流
の変化によってＭＯ８ＦＥＴＱ１４のソースφドレイン
間電圧が決定される０例えば、ＭＯ５ＦＥＴＱＩＩのゲ
ート入力電圧がＭＯ８ＦＥＴＱ１２のゲート入力電圧よ
りも高い場合には、センスアンプ５の増幅出力とされる
ＭＯ８ＦＥＴＱ１２のドレイン電圧はＭＯ８ＦＥＴＱＩ
Ｉのドレイン電圧に比べて高くされる。逆にＭＯ８ＦＥ
ＴＱ１２のゲート入力電圧がＭＯ８ＦＥＴＱＩＩのゲー
ト入力電圧よりも高い場合には、センスアンプ５の増幅
出力とされるＭＯ８ＦＥＴＱＩ２のドレイン電圧はＭＯ
３ＦＥＴＱＩＩのドレイン電圧に比べて低くされる。

このようにセンスアンプ５は一対の入力ＭＯ８ＦＥＴＱ
１１．Ｑ１２のゲート入力電圧の差によッテソれらＭＯ
８ＦＥＴＱＩ　１．Ｑｌ　：Ｈ：生ずる電流変化をＭＯ
８ＦＥＴＱ１４のソース・ドレイン間電圧の変化として
その出力端子に取り出すものであるから、センスアンプ
５の増幅度もしくは増幅感度を最大にするには、センス
アンプ５を構成するＭＯ８ＦＥＴＱ１１．Ｑｌ２．Ｑｌ
３．Ｑｌ４を夫々飽和領域で動作させることが望ましい
。

即ち、斯るセンスアンプ５の増幅動作上量も高感度とな
る差動入力レベルは、それｐＭＯ８ＦＥＴを飽和領域で
動作させることができる概略電源電圧Ｖｄｄの中間レベ
ル（電圧Ｖ　ｄ、　ｄ　／　２近傍の範囲）を中心とす
るような相補レベルとされる。

上記レベルシフト回路６は、メモリセルデータの読み出
しによってコモンデータ線対ＣＤ、ＣＤに生ずるプリチ
ャージレベルとしての電源電圧Ｖ。

ｄｄ近傍の微小な相補的レベル変化を、センスアンプ５
の増幅動作上量も高感度となる上記動作点付近でのレベ
ル変化に変換する。

即ち、このレベルシフト回路６は、特に制限されないが
、出力のソース電位を入力・電圧に追従変化させる一対
のソースフォロア回路を基本構成として含み、具体的に
は、電流増幅トランジスタとしてのＮチャンネル型駆動
ＭＯ８ＦＥＴＱ２０゜Ｑ２１のドレイン電極を電源電圧
Ｖｄｄに結合すると共に、一方の駆動ＭＯ８ＦＥＴＱ２
０のゲート電極をコモンデータ線ＣＤに結合し、他方の
駆動ＭＯ８ＦＥＴＱ２１のゲート電極をコモンデータ線
ＣＤに結合する。そして、上記駆動ＭＯ８ＦＥＴＱ２０
．Ｑ２１のソース電極にＮチャンネル型ＭＯ８ＦＥＴＱ
２２．Ｑ２３（７）ＦＬ／イ：／電極を結合すると共に
それらＭＯ８ＦＥＴＱ２２．Ｑ２３のゲート電極共通接
続端をＭＯ８ＦＥＴＱ２２のドレイン電極に結合してカ
レントミラー回路を構成し、このカレントミラー回路を
構成するＭＯ８ＦＥＴＱ２２．Ｑ２３のソース電極共通
接続端をＮチャンネル型パワースイッチＭＯ８ＦＥＴＱ
２４を介して接地電位Ｖｓｓに接続する。このレベルシ
フト回路６の一対の入力端子は駆動ＭＯ８ＦＥＴＱ２０
．Ｑ２１のゲート電極とされ、レベルシフト回路６の一
方の出力端子である駆動ＭＯ８ＦＥＴＱ２０のソース電
極はセンスアンプ５の一方の入力端子である入力ＭＯ８
ＦＥＴＱＩＩのゲート電極に接続され、また、レベルシ
フト回路６の他方の出力端子である駆動ＭＯ８ＦＥＴＱ
２１のソース電極はセンスアンプ５の他方の入力端子で
ある入力ＭＯ８ＦＥＴＱ１２のゲート電極に接続される
。上記パワースイッチＭＯ３ＦＥＴＱ２４はそのゲート
電極に供給されるセンスアンプ信号φＳａによってスイ
ッチ制御され、センスアンプ５と同期して活性化される
。

このレベルシフト回路６における入力電圧に対する出力
電圧のシフト量は、駆動ＭＯ３ＦＥＴＱ２０　（Ｑ２１
）のしきい値電圧、ゲート酸化膜容量やチャネル中のキ
ャリア移動となどによって決定される定数、及びＭＯ８
ＦＥＴＱ２０　（Ｑ２１）のドレイン・ソース電流によ
って決定され、センスアンプ５の動作点との関係におい
て例えば５ｖ電源の場合には２ｖ〜２．５ｖ程度に設定
されている。したがって、メモリセルデータの読み出し
によってコモンデータ線対ＣＤ、ＣＤに生ずる電源電圧
Ｖｄｄ近傍の微小な相補的レベル変化は、センスアンプ
５の増幅動作上量も高感度となる電源電圧Ｖｄｄの中間
レベル近傍の動作点付近でのレベル変化に変換されて、
これがセンスアンプ５の入力端子に供給される。

特に、レベルシフト回路６における入力と出力との関係
はソースフォロア形式になっているため。

出力の負荷容量が小さければ出力応答は極めて早くなり
、本実施例ではレベルシフト回路６の出力負荷はセンス
アンプ５の入力ゲート容量だけであるから、レベルシフ
ト回路６によるレベルシフト動作に要する時間は実質的
に無視し得る程短い時間とされる。しかも、レベルシフ
ト回路６が活性化されるときにはその構造上直流電流パ
スが形成されるが、レベルシフト回路６の駆動負荷は既
述したように極めて小さいから、その直流電流パスの貫
通電流が比較的小さくても高速レベルシフト動作には実
質的な影響を与えず、これに応じてレベルシフト回路６
を構成するＭＯＳＦＥＴの定数は適当に設定される。

次に上記ＳＲＡＭのデータ読み出し動作を第２図のタイ
ムチャートをも参照しながら説明する。

外部から供給されるアドレス信号が確定されると１図示
しない外部クロックに同期した所定のタイミングにおけ
る時刻ｔｏに上記アドレス信号に呼応してカラム側の選
択動作が行われ、例えばカラム選択信号Ｃ５Ｗ１がＣＳ
　Ｗ　ｎに代わりハイレベルにされる。これにより、コ
モンデータ線対ＣＤ、ＣＤはトランスファゲートＴＧ１
を介してビット線対ＢＬ１．ＢＬ、と導通にされる。こ
のとき。

プリチャージＭＯ８ＦＥＴＱ７は既にローレベルに制御
されたプリチャージ信号φｐＣによってオン状態に制御
されている。コモンデータ線対ＣＤ。

ＣＤは、時刻上〇以前にトランスファゲートＴＧｎを介
してビット線対ＢＬｎ、ＢＬｎと共に電源電圧Ｖｄｄに
充電されている。プリチャージ信号φｐａはコモンデー
タ線ＣＤ、ＣＤの充電に必要な時間を経過した後の時刻
ｔ工にハイレベルに反転される。

次いで１時刻ｔ２に上記アドレス信号に呼応してロー側
の選択動作が行われ、例えばワード線ＷＬｉが選択レベ
ルに駆動され、且つセンスアンプ信号φＳａがハイレベ
ルに制御されてレベルシフト回路６及びセンスアンプ５
が活性化される。

時刻ｔ２にワード線ＷＬ１が選択レベルにされると、選
択端子が当該ワード線ＷＬ１に結合され且つデータ入出
力端子がビット線対ＢＬ１．ＢＬ□に結合されているメ
モリセル１の選択ＭＯ８ＦＥＴＱ３．Ｑ４がオン動作さ
れ、これにより、ビット線対ＢＬ１．ＢＬ１及びコモン
データ線対ＣＤ、ＣＤは、当該メモリセル１の保持情報
に従って電源電圧近傍から微小な相補的レベル変化を生
じ、そのレベル差は時間と共に徐々に拡大していく。例
えば、当該メモリセル１の保持情報に従ってインバータ
ＩＡのＭＯ８ＦＥＴＱ２がオン状態にされ、且つインバ
ータＩＢのＭＯ８ＦＥＴＱ２がオフ状態にされていると
きには、一方のビット線ＢＬ１及びコモンデータ線ＣＤ
の充電電荷はＭＯ８ＦＥＴＱ３及びＱ２を介して徐々に
ディスチャージされて、その電位はプリチャージレベル
と、しての電源電圧Ｖｄｄから徐々に低くされ、他方の
ビット線ＢＬ、及びコモンデータ線ＣＤの電位はそのま
まプリチャージレベルを維持する。

ワード線ＷＬ□の選択動作に呼応してレベルシフト回路
６及びセンスアンプ５が活性化されると、コモンデータ
線ＣＤ、ＣＤで生ずる上記電源電圧Ｖｄｄ近傍の相補的
レベル変化を駆動ＭＯ８ＦＥＴＱ２０．Ｑ２１のゲート
電極に受けるレベルシフト回路６は、その相補的な入力
レベルを、夫々２ｖ〜２．５ｖ程度シフトさせてこれを
センスアンプ５の増幅動作上量も高感度となる動作点ｖ
ｃ近傍のレベル変化に変換して入力ＭＯ８ＦＥＴＱ１１
、Ｑ１２に与える。これにより、センスアンプ５は、負
荷容量の大きなビット線対やコモンデータ線対ＣＤ、Ｃ
Ｄそれ自体のレベル変化がセンスアンプ５の動作点近傍
に到達するのを待つことなく増幅出力動作を確定するこ
とができる。

センスアンプ５の増幅出力動作が確定された後には、言
い換えるなら、センスアンプ５の増幅出力電圧Ｖｏｕｔ
が出力インバータＩＮＶの論理しきい値レベルに対して
確定された後には、ビット線対ＢＬ□、ＢＬ、やコモン
データ線対ＣＤ、ＣＤそれ自体のレベル変化がセンスア
ンプ５の動作点近傍に到達する前のタイミング（時刻ｔ
ａ）でワード線ＷＬユの選択動作を終了する。これによ
り、ビット線対ＢＬ工、ＢＬ１やコモンデータ線対ＣＤ
。

ＣＤのレベル変化は電源電圧Ｖｄｄ近傍のレベル変化に
留められる。

そして、図示しない外部クロックに同期した所定のタイ
ミングにおける時刻ｔ４にプリチャージ信号φｐＱが再
びローレベルに変化されると、ビット線対ＢＬ工、ＢＬ
１やコモンデータ線対ＣＤ。

ＣＤがプリチャージＭＯ８ＦＥＴＱ７の作用によって電
源電圧Ｖｄｄに充電開始され、これに次ぐ時刻ｔ、にセ
ンスアンプ信号φＳａがローレベルに変化されてセンス
アンプ５及びレベルシフト回路６が非活性化されると共
に上記ＭＯ３ＦＥＴＱ１５がオン状態に制御されること
により、センスアンプ５の出力電圧Ｖｏｕｔはハイレベ
ルに初期化されて、次のメモリサイクルのための動作に
備える。

第３図は、入力電圧の相補的変化を拡大して出力し得る
レベルシフト回路の一例を示す回路図であり、同図に示
されるレベルシフト回路７は第１図のＳＲＡＭにおいて
上記レベルシフト回路６に代えて用いる侍とができる。

第３図に示されるレベルシフト回路７は、出力のソース
電位を入力電圧に追従度・化させる一対のソースフォロ
ア回路を基本とするように、第１図のレベルシフト回路
６同様、一対のＮチャンネル型駆動ＭＯ８ＦＥＴＱ２０
．Ｑ２１、カレントミラー回路を構成するＮチャンネル
型ＭＯ３ＦＥＴＱ２２．Ｑ２３、及びＮチャンネル型パ
ワースイッチＭＯ８ＦＥＴＱ２４を含むが、更に、各ソ
ースフォロア回路の出力端子に、上記駆動ＭＯ８ＦＥＴ
Ｑ２０．Ｑ２１とは導電型の異なるＰチャンネル型負荷
ＭＯ８ＦＥＴＱ２５．Ｑ２６のドレイン電極を結合する
と共に、負荷ＭＯ８ＦＥ’ｒＱ２５、Ｑ２６のゲート電
極を互いに他方のソースフォロア回路の出力端子に結合
して構成される。尚、上記負荷ＭＯ８ＦＥＴＱ２５．Ｑ
２６の相互コンダクタンスは駆動ＭＯ８ＦＥＴＱ２０．
Ｑ２１に比べて比較的小さくされている。

第３図のレベルシフト回路７が上記レベルシフト回路６
に代替されるとき、メモリセルデータの読み出シテ駆動
ＭＯ８ＦＥＴＱ２０．Ｑ２１（７）ゲート電極にコモン
データ線ＣＤ、ＣＤを介して電源電圧Ｖｄｄ近傍の微小
な相補的レベル変化が与えられると、この変化は上記レ
ベルシフト回路６同様にセンスアンプ５の増幅動作上量
も高感度となる電源電圧Ｖｄｄの中間レベル近傍でのレ
ベル変化に変換されて、これが一対の出力端子Ｐｏｕｔ
□、Ｐｏｕｔ、からセンスアンプ５の入力端子に与えら
れるが、特に相補的出力相互間の電位差は、負荷ＭＯ８
ＦＥＴＱ２５．Ｑ２６の作用により相補的入力相互間の
電位差に対して時間と共に拡大される傾向を採る。即ち
、負荷ＭＯ８ＦＥＴＱ２５、Ｑ２６は、駆動ＭＯ８ＦＥ
ＴＱ２０．Ｑ２１の相補的なオン抵抗の変化によって夫
々のソースフォロア回路に流れる電流の変化を互いに他
方のソースフォロア回路の出力電圧に基づいて増大させ
る働きをする。

例えば、第２図の一部に対応される第４図に示されるよ
うに、一方の駆動ＭＯ３ＦＥＴＱ２０のゲート入力電圧
が他方の駆動ＭＯ３ＦＥＴＱ２１のゲート入力電圧より
も低くされる場合、入力電圧の変化が時間と共に増大さ
れていくと、相対的にレベルが低くされている出力端子
Ｐｏｕｔ１にゲート電極が結合されている負荷％０８Ｆ
ＥＴＱ２６による他方の出力端子Ｐｏｕｔ、への電流供
給量が漸次増大−されて当該出力端子Ｐｏｕｔ２の出力
レベルは徐々に上昇され、その一方で、相対的に漸次レ
ベルが高くされる出力端子Ｐｏｕｔ２にゲート電極、が
結合された負荷ＭＯ８ＦＥＴＱ２５による出力端子Ｐｏ
ｕｔ工への電流供給量は漸。

水減少されもしくは負荷ＭＯ８ＦＥＴＱ２５自体カット
オフされて、当該出力端子Ｐｏｕｔ１の出力レベルは駆
動ＭＯ８ＦＥＴＱ２０のゲート入力電圧に追従して漸次
降下、される。これにより、レベルシフト回路７の入力
変化に対する出力の変化は、第１図のレベルシフト回路
６のハイレベル側出力変化を示す２点鎖線に対して実線
の如くシフトされる。したがって、このレベルシフト回
路７は、相補的入力電圧のレベル差を漸次拡大して相補
的シフト出力を得ることができることにより、センスア
ンプ５による増幅動作の確定は一層高速化される。

上記実施例によれば以下の作用効果を得ることができる
。

（１）読み出し回路４に含まれるレベルシフト回路６．
７は、メモリセルデータの読み出しに際して、ビット線
やコモンデータ線のような信号線におけるプリチャージ
レベルとされる電源電圧Ｖｄｄ近傍の微小なレベル変化
を、センスアンプ５の増幅動作上量も高感度となる′動
作点付近でのレベル変化に変換して、これをセンスアン
プ５の入力端子に与えることにより、負荷容量の大きな
ビット線やコモンデータ線がセンスアンプ５の動作点近
傍に到達するのを持つことなくセンスアンプ５による増
幅動作を確定させることができる。

（２）出力電圧を駆動ＭＯ８ＦＥＴＱ２０”、Ｑ２１の
入力電圧に追従させてシフトする電流増幅器を含んで構
成されるレベルシフト回路６，７は、その入力と出力と
の関係がソースフォロア形式にされると共に、このレベ
ルシフト回路６，７はセンスアンプ５の比較的小さな入
力ゲート容量を駆動するだけでよいから、レベルシフト
動作に要する時間は実質的に無視し得る短い時間とされ
る。

したがって、レベルシフト回路６，７は、ビット線対に
おける電源電圧Ｖｄｄ近傍の微小なレベル変化を瞬間的
にセンスアンプ５の動作点近傍のレベルに変換すること
ができる。

（３）負荷容量の大きなビット線やコモンデータ線がセ
ンスアンプ５の動作点近傍に到達するのを持つことなく
ワード線選択動作を終了することができることにより、
データ読み出し動作におけるビット線やコモンデータ線
の振幅を電源電圧Ｖｄｄ寄りの変化に留めておくことが
でき、ビット線やコモンデータ線のプリチャージ動作の
高速化を図ることができる。

（４）上記夫々の作用効果（１）、（２）、（３）によ
り、データ読み出し動作を著しく高速化することができ
る。

（５）センスアンプ５はレベルシフト回路６又は７を介
することによりビット線対の電源電圧Ｖｄｄ近傍の微小
なレベル変化を即座に検出することができるから、単に
ビット線対及びコモンデータ線対を電源電圧Ｖｄｄにプ
リチャージする構成を採用することができ、プリチャー
ジのための回路構成を簡素化することができる。

（６）データ読み出し動作におけるビット線やコモンデ
ータ線の振幅を電源電圧寄りの変化に留めておくことが
できるから、ビット線やコモンデータ線のプリチャージ
動作に必要とされる電力消費量を低減することができる
。

（７）レベルシフト回路６，７の出力負荷はセンスアン
プ５の入力ゲート容量のような比較的小さな負荷とされ
るから、このレベルシフト回路６゜７における直流電流
パスに流れる貫通電流を小さくするようにその構成素子
を設定してもレベルシフト動作の高速性には実質的な影
響を与えず、しかもセンスアンプ５の活性化に同期動作
されるパワースイッチＭＯ８ＦＥＴＱ２４の作用により
、レベルシフト回路６，７自体の電力消費量を極めて小
さくすることができる。

（８）上記作用効果（６）、（７）より、レベルシフト
回路６又は７を設けることによる電力消費量の僅かな増
大に比べ、ビット線対やコモンデータ線対のプリチャー
ジに必要な電力消費量は大きく削減されるから、ＳＲＡ
Ｍ全体として低消費電力化を達成することができる。

（９）データ読み出し動作におけるビット線及びコモン
データ線のレベル変化はプリチャージレベルとしての電
源電圧Ｖｄｄ寄りの変化に留められることにより、ワー
ド線選択タイミングとプリチャージタイミングとが重な
ってもメモリセル１に対する誤書き込みの虞はなく、リ
ード状態の安定化を図ることができると共に、プリチャ
ージタイミングとワード線選択タイミングとの間におけ
る厳格なタイミング規定を撤廃することができる。

例えば、第２図において、プリチャージを終了するタイ
ミングである時刻ｔ工よりも前に、さらにはカラム選択
信号によるビット線対の選択動作に同期させてワード線
選択動作を行うようにしてもよい。

（１０）第３図に示されるレベルシフト回路７のように
、上記した一対のソースフォア回路の出力端子に上記駆
動ＭＯ８ＦＥＴＱ２０．Ｑ２１とは導電型の異なる負荷
ＭＯ８ＦＥＴＱ２５．Ｑ２６を結合すると共に、負荷Ｍ
Ｏ８ＦＥＴＱ２５．Ｑ２６のゲート電極を互いに他方の
ソースフォロア回路の出力端子に結合してこれを構成す
ると、−対の駆動ＭＯ８ＦＥＴＱ２０．Ｑ２１（７）ゲ
ート電極に相補レベルの信号が供給されることによって
一対の出力端子に得られるレベルシフトされた相補出力
信号のレベル差は、上記負荷ＭＯ８ＦＥＴＱ２５．Ｑ２
６の相補的電流供給動作に基づいて相補入力信号のレベ
ル差以上の差をもって拡大され、これによってセンスア
ンプ５による増幅動作の確定を一層高速化することがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えばセンスアンプはシングルエンド出力を得る差動増
幅回路１段に限定されず、このような差動増幅回路を直
列又は並列に接続したり、その他の回路形式を採用する
ことができる。また、ビット線対に設けたプリチャージ
素子に同期してスイッチ制御される別のプリチャージ素
子をコモンデータ線対に設けてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８集積回路で構
成されたＳＲＡＭに適用した場合について説明したが、
本発明はそれに限定されるものではなく、メインアンプ
の入力段にレベルシフト回路を設けたダイナミックＲＡ
Ｍやその他種々の半導体記憶装置などに広く適用するこ
とができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

レベルシフト回路は、メモリセルデータの読み出しに際
して、ビット線やコモンデータ線のような信号線のため
のプリチャージレベルとされる電源電圧近傍の微小なレ
ベル変化を、センスアンプの増幅動作上量も高感度とな
る動作点付近でのレベル変化に変換して、これをセンス
アンプの入力端子に与えることにより、負荷容量の大き
なビット線やコモンデータ線がセンスアンプの動作点近
傍に到達するのを持つことなくセンスアンプによる増幅
動作を確定させて、データの読み出し動作の高速化を達
成することができる。

しかも、出力電圧を電流増幅トランジスタの入力電圧に
追従させてシフトする電流増幅器を含んで構成されるレ
ベルシフト回路は、その入力と出力との関係がソースフ
ォロア形式にされると共に、このレベルシフト回路はセ
ンスアンプの比較的小さな入力容量を駆動するだけでよ
いから、レベルシフト動作に要する時間は実質的に無視
し得る短い時間とされる。したがって、レベルシフト回
路は、メモリセルの選択によってビット線対やコモンデ
ータ線対などの信号線に生ずる電源電圧近傍の微小なレ
ベル変化を瞬間的にセンスアンプの動作点近傍のレベル
に変換することができる。

更に、メモリセルが結合された負荷容量の大きな信号線
がセンスアンプの動作点近傍に到達するのを持つことな
くワード線選択動作を終了することができることにより
、データ読み出し動作における上記信号線の振幅を電源
電圧寄りの変化に留めておくことができ、ビット線やコ
モンデータ線のような信号線のプリチャージ動作の高速
化を図ることができる。しかも、データ読み出し動作に
おけるビット線やコモンデータ線のような信号線の振幅
を電源電圧寄りの変化に留めておくことができるから、
当該信号線のプリチャージ動作に必要とされる電力消費
量を低減することができる。

また、センスアンプはレベルシフト回路を介することに
よりメモリセルデータの読み出しに際して電源電圧近傍
の微小なレベル変化を即座に検出することができるから
、単にビット線対やコモンデータ線対などの信号線を電
源電圧にプリチャージする構成を採用することができ、
プリチャージのための回路構成を簡素化することができ
る。

また、レベルシフト回路の出力負荷はセンスアンプの入
力容量のような比較的小さな負荷とされるから、このレ
ベルシフト回路における直流電流パスに流れる貫通電流
を小さくするようにその構成素子を設定してもレベルシ
フト動作の高速性には実質的な影響を与えず、しかもセ
ンスアンプの活性化に同期動作されるパワースイッチ素
子の作用により、レベルシフト回路自体の電力消費量を
極めて小さくすることができる。したがって、レベルシ
フト回路を設けることによる電力消費量の僅かな増大に
比べ、既述したようにビット線対やコモンデータ線対の
ような信号線のプリチャージに必要な電力消費量を大き
く削減することができるから、半導体記憶装置全体とし
て低消費電力化を達成することができる。

また、メモリセルデータの読出し信号線におけるレベル
変化はプリチャージレベルとしての電源電圧寄りの変化
に留められることにより、ワード線選択タイミングとプ
リチャージタイミングとが重なってもメモリセルに対す
る誤書き込みの虞はなく、リード状態の安定化を図るこ
とができると共に、プリチャージタイミングとワード線
選択タイミングとの間における厳格なタイミング規定を
撤廃することができる。

そして、電流増幅トランジスタと電流源との直列結合ノ
ードを出力端子として当該出力端子電圧を電流増幅トラ
ンジスタの入力電圧に追従変化させる電流増幅器を一対
含むレベルシフト回路において、各電流増幅器の出力端
子に上記電流増幅トランジスタとは導電型の異なる負荷
トランジスタ。

を結合配置すると共に、上記負荷トランジスタの制御端
子を互いに他方の電流増幅器の出力端子に結合すると、
一対の電流増幅トランジスタの入力端子に相補レベルの
信号、が供給されることによって一対の出力端子に得ら
れるレベルシフトされた相補出力信号のレベル差は、上
記負荷トランジスタの相補的電流供給動作に基づいて相
補入力信号のレベル差以上の差をもって拡大され、これ
によってセンスアンプによる増幅動作の確定を一層高速
化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＳＲＡＭの要部を示す
回路図。 第２図は第１図のＳＲＡＭにおけるデータ読み出し動作
を説明するためのタイムチャート、第３図は入力電圧の
相補的変化を拡大して出力し得るレベルシフト回路の一
例を示す回路図、第４図は第３図のレベルシフト回路に
おける入力と出力との関係を示す説明図である。 １・・・メモリセル、４・・・読み出し回路、５・・・
センスアンプ、６，７・・・レベルシフト回路、ＢＬ□
。 Ｂ　Ｌ、〜Ｂ　Ｌｎ、　Ｂ　Ｌｎ−ビット線対、ＷＬ工
〜ＷＬｉ・・・ワード線、ＣＤ、ＣＤ・・・コモンデー
タ線対、Ｑ　７−・・プリチャージＭＯ５ＦＥＴ、Ｑ２
０．Ｑ２１・・・駆動ＭＯ８ＦＥＴ、Ｑ２４・・・パワ
ースイッチＭＯＳＦＥＴ、Ｑ２５．Ｑ２６−・・負荷Ｍ
Ｏ８ＦＥＴ、φｐｃ・・・プリチャージ信号、φｓａ・
・・センスアンプ信号。 第１図 第２図 第３、図 第４図 ＰＯｕ↑１

Claims (1)

1. 【特許請求の範囲】 １、メモリセルの読み出し信号をセンスアンプで増幅し
   て出力する半導体記憶装置において、メモリセルの読み
   出し信号をセンスアンプの動作点近傍のレベルにシフト
   させて当該センスアンプの入力端子に与えるレベルシフ
   ト回路を設けて成ることを特徴とする半導体記憶装置。 ２、メモリセル情報をスタティックに保持するための負
   荷素子を備えたスタティックメモリセルを含み、このメ
   モリセルのデータ入出力端子に導通にされ得る信号線は
   上記負荷素子に与えられる電源電圧レベル又はその近傍
   のレベルがプリチャージ素子を介して供給可能にされて
   成る特許請求の範囲第１項記載の半導体記憶装置。 ３、プリチャージ素子を介して信号線に供給可能とされ
   る電圧レベルをセンスアンプの動作点近傍にシフトさせ
   るレベルシフト回路を含む特許請求の範囲第２項記載の
   半導体記憶装置。 ４、電流増幅トランジスタと電流源との直列結合ノード
   を出力端子として当該出力端子電圧を電流増幅トランジ
   スタの入力電圧に追従変化させる電流増幅器を備え、セ
   ンスアンプの活性化に呼応して直流電流経路を開成する
   パワースイッチを備えて成るレベルシフト回路を含む特
   許請求の範囲第１項記載の半導体記憶装置。 ５、電流増幅トランジスタと電流源との直列結合ノード
   を出力端子として当該出力端子電圧を電流増幅トランジ
   スタの入力電圧に追従変化させる電流増幅器を一対含み
   、各電流増幅器の出力端子に上記電流増幅トランジスタ
   とは導電型の異なる負荷トランジスタを結合すると共に
   、負荷トランジスタの制御端子を互いに他方の電流増幅
   器の出力端子に結合し、上記一対の電流増幅トランジス
   タの入力端子に相補レベルの信号が供給されることによ
   って一対の出力端子に得られるレベルシフトされた相補
   レベルを上記負荷トランジスタの相補的電流供給動作に
   基づいて拡大し得るようにされて成るレベルシフト回路
   。 ６、上記一対の電流増幅器に含まれる電流源はカレント
   ミラー回路を構成するものである特許請求の範囲第５項
   記載のレベルシフト回路。 ７、メモリセルの読み出し信号をセンスアンプで増幅し
   て出力する半導体記憶装置において、メモリセルの読み
   出し信号をセンスアンプの動作点近傍のレベルにシフト
   させて当該センスアンプの入力端子に与える特許請求の
   範囲第５項又は第６項記載のレベルシフト回路を備えて
   成る半導体記憶装置。