JPH0531334B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号チヤネル分配器の入力
側の装置に接続するための第１のバスまたは個別
線路と、デジタル信号チヤネル分配器の出力側の
装置に接続するための第２バスまたは第２の個別
線路と、データ入力側が前記第１のバスに接続さ
れておりかつデータ出力側が前記第２のバスに接
続されている書込み読出しメモリと、シグナリン
グ書込み読出しメモリとを備えた、64kbit／ｓの
個別チヤネル信号および／または2048kbit／ｓ
の、16番目のチヤネルがシグナリングチヤネルで
ある、32の８ビツトチヤネルを有する同じフレー
ム構成の時分割多重信号を分配するためのデジタ
ル信号チヤネル分配器に対する分配配列装置に関
する。

従来の技術 音声またはデータの伝送のための時分割多重信
号に対して、24または30のチヤネルに対する基本
系が開発された。音声プログラムに対してパルス
フレームの複数のこの種のチヤネルが統合され
る。デジタル信号多重装置を用いてこれら時分割
多重信号から別の比較的高い階梯段階が形成され
る。これら段階において画像信号およびテレビ電
話信号も伝送される。更に雑誌“テルコム・レポ
ート”、２（1979年）、付録デジタル・ユーバート
ラーグングステヒニーク（または特別出版物、デ
ジタル・トランスミツシヨン）、第16頁ないし第
20頁、にもこれらのことが記載されている。音声
信号伝送において必要な並列なシグナリング伝送
が同冊子の第65頁ないし第71頁に記載されてい
る。

信号の時分割多重統合の際いつも系の所定のパ
ルスフレームを完全に占有できるとは保証の限り
ではなく、このために通信網の構成は不経済なも
のになる。

発明が解決しようとする問題点 西独国特許公開第2538392号公報から既に、16
の処理すべき2048kbit／ｓ時分割多重信号に対し
てそれぞれ、情報メモリおよびシグナリングメモ
リを備えた固有の結合モジユールを有するデジタ
ル信号チヤネル分配器が公知である。ここでは、
それぞれ2Mbit／ｓインターフエイスに対して個
別の結合モジユールを備えている。16個の同一の
結合モジユールそれぞれの主要部は、音声、デー
タ等の情報信号に対する32×８ビツトと16番目の
タイムスロツトから成る交換技術に使用されるシ
グナリング信号に対する32×４ビツトとから成る
複合メモリである。（上記公報の第３図の情報メ
モリ６およびシグナリングメモリ７、第４図の情
報メモリ６およびシグナリングメモリ71および72
参照）。しかし前記公開公報の第３図の回路では
１つの2.048Mbit／ｓの中でのみ30のタイムスロ
ツトの64kbitの信号の編成替えをすることしかで
きず、これを別の2.048Mbitの30のタイムスロツ
ト中の64kbit信号と入れ替えるようにするために
は空間スイツチおよびそれを制御する装置等を必
要になる筈である。したがつてその構成は非常に
複雑となる。しかも上記公報の第３図記載のそれ
ぞれ2.048Mbit／ｓ用回路ではメモリへの書込
み、読出しのための制御ならびにアドレス指定等
にそれぞれ個別の制御回路を設けなれればなら
ず、チヤネル分配が非常に煩雑となるという欠点
がある。

本発明の課題は、チヤネル分配装置を簡単化す
るために、コストおよびチヤネル分配制御の点で
有利な分配配列装置を提供することである。

問題点を解決するための手段 この課題は、冒頭に述べた形式の分配配列装置
において本発明により次のようにして解決され
る。すなわち第１の入力側が書込みアドレス計数
器に接続されておりかつ第２の入力側が分配配列
装置を介して読出しアドレス計数器に接続されて
おりかつ出力側が前記書込み読出しメモリのアド
レス力側に接続されている第１の切換スイツチが
設けられており、かつ第１の入力側が前記第１の
バスの第１の４つの心線に接続されており、第２
の入力側が前記第１のバスの第２の４つの心線に
接続されておりかつ出力側がシグナリング書込み
読出しメモリのデータ入力側に接続されている第
２の切換スイツチが設けられており、かつ入力側
が前記シグナリング書込み読出しメモリのデータ
出力側に接続されておりかつ第１の出力側が前記
第２のバスの第１の４つの心線に接続されており
かつ第２の出力側が前記第２のバスの第２の４つ
の心線に接続されている第３の切換スイツチが設
けられており、かつ第１の入力側がシグナリング
同期装置およびシグナリング書込みアドレス計数
器を介して前記第１のバスに接続されておりかつ
第２の入力側が前記分配配列設定装置を介してシ
グナリング読出しアドレス計数器に接続されてお
りかつ出力側が前記シグナリング書込み読出しメ
モリのアドレス入力側に接続されている第４の切
換スイツチが設けられている。

２つのシグナリング超フレームにおいて伝送さ
れる、２つの４ビツト語から成る８ビツトシグナ
リングに対するシグナリング書込み読出しメモリ
を設け、これら２つのシグナリング超フレームに
対するシグナリング同期装置を設け、かつ８ビツ
トシグナリングをシグナリング書込み読出しメモ
リに書込みためのシグナリング書込みアドレス計
数器を設けると有利である。

１つのシグナリング超フレームにおいて伝送さ
れる４ビツトシグナリングに対するシグナリング
書込み読出しメモリを設け、このシグナリング超
フレームに対するシグナリング同期装置を設けか
つ４シグナリングをシグナリング書込み読出しメ
モリに書込むためのシグナリング書込みアドレス
計数器を設けたことも有利である。

シグナリング−伝送原理はSiemens社の印刷物
“ツアイトマルチプレツクス−システム
PCM30F・フユア・タイルネーマーアンシユル
スシステムゲレート・PCM30F−Ｓ”第５頁、
照会番号S42022−A15−A1−１−29に記載され
ている。

デジタル信号チヤネル分配器は例えば８ビツト
シグナリング処理に対して適しておりかつ調整設
定によつて（固定メモリにおいて分配配列固定値
に対して付加的に記憶されている）４ビツトシグ
ナリング処理に−2Mbit／ｓ時分割多重信号に対
して個別に一切換えることができる。

第１入力側が読出しアドレス計数器の出力側に
接続され、第２入力側がシグナリング読出しアド
レス計数器に接続され、第３入力側がアドレス指
定装置に接続され、出力側が分配配列設定装置の
アドレス指定入力側に接続されている第５切換ス
イツチを設けると有利である。

分配配列設定が給電電圧の欠落の際消失しない
よいに、論理部を有する固定メモリを設けると有
利であり、その際そのデータ入力側は分配配列設
定装置のデータ出力側に接続されており、データ
出力側は分配配列設定装置のデータ入力側に接続
されており、アドレス指定入力側はアドレス指定
装置の出力側に接続されており、また上記固定メ
モリは選択的に設定入力側を有する。

書込み読出しメモリ、シグナリング書込み読出
しメモリおよび／または分配配列設定装置として
RAM（ランダク・アクセス・メモリ）を使用す
ると有利である。これらメモリにおいてはデータ
入力側を同時に、バスの相応の整合が必要となる
が、データ出力側とすることもできる。

書込みアドレス計数器、シグナリング読出しア
ドレス計数器および読出しアドレス計数器を計数
ユニツトとして構成しても有利である。

第１バスへの遅延時間の影響を取除くために、
第２切換スイツチの入力側に４ビツト一時メモリ
を前置接続すると有利である。

有利な第３スイツチは、分岐と、この分岐の１
つの分岐路に設けた４ビツト一時メモリと、この
４ビツト一時メモリの出力側および前記分岐の他
方の分岐路に接続されたゲート回路とから構成さ
れている。

固定メモリとしてEPROM（消去可能なプログ
ラマブル・リード・オンリー・メモリ）、
EEPROM（電気的に消去可能なプログラマブ
ル・リード・オンリー・メモリ）またはUV−
EPROM（紫外線によつて消去可能なプログラマ
ブル・リード・オンリー・メモリ）を使用すると
有利である。

操作インターフエイスにANDゲートを前置接
続し、このゲートの一方の入力側を分配配列装置
の遠隔調整のためのビツトを導く第１バスまたは
個別線路に接続し、他方の入力側をクロツク供給
部に接続すれば、国内の使用に対して
2.048Mbit／ｓフレームのメツセージ語において
リザーブされた、デジタル信号チヤネル分配器の
ビツトを介する遠隔操作が可能である。

バスおよび分配配列装置における障害を検出す
るために一方において、第１バスまたは相応の個
別線路に並列なコード語に検査ビツトを付加する
検査ビツト発生器を設け、かつ分配配列装置に入
力側および／または出力側において評価装置を設
けると有利であり、他方において第１シグナリン
グバスまたは相応の個別線路に、並列シグナリン
グコード語に検査ビツトを付加する検査ビツト発
生器を設け、かつシグナリング書込み読出しメモ
リの出力側に評価装置を設けると有利である。

8.448Mbit／ｓ多重信号またはこのような比較
的高い階梯段階の信号を分配すべきとき、それら
をデマルチプレクサを用いて、チヤネル分配器に
供給する前にまず2.048Mbit／ｓ時分割多重信号
に分離すると有利である。その際送信側において
その出力側にマルチプレクサを後置接続すべきで
ある。

時分割多重信号のチヤネル分配の際、分配配列
装置を、メツセージビツトまたは拡張された同期
方法に対するビツトのような付加信号を時分割多
重信号に挿入するのに適しているようにすれば有
利である。

実施例 次に本発明を図示の実施例につき図面を用いて
詳細に説明する。

第１図は、複数の入力側および出力側を有する
本発明のデジタル信号チヤネル分配器が図示され
ている。複数の入力側および出力側のうちそれぞ
れ３つだけが図示されている。入力側１および２
は、2.048Mbit／ｓ時分割信号を受信するために
用いられ、出力側１９および２０は同信号の送信
のために用いられる。また入力側３は、64kbit／
ｓ単一チヤネル信号の受信のために用いられ、出
力側２１は同信号の送信のために用いられる。し
かし単一チヤネル信号は複数のビツト伝送速度を
有することもできる。

図示の装置はその他に、HDB3／２進変換器４
および５、コデイルクシヨナルインターフエイス
またはコントラデイレクシヨナルインターフエイ
ス６、フレーム整合装置７および８、メモリおよ
び直列−並列変換器９、バス１０および１２、分
配配列装置１１、操作インターフエイス２２、フ
レーム形成装置１３および１４、並列−直列変換
器１５、２進／HDB3変換器１６および１７、コ
デイレクシヨナルインターフエイスおよびコント
ラデイレクシヨナルインターフエイス１８および
クロツク供給部２３を有する。

入力側３および出力側２１における低周波単一
チヤネル信号に対して、コデイレクシヨナルイン
ターフエイスおよびコントラデイクシヨナルイン
ターフエイス６および１８に代わつてエンコーダ
ないしデコーダを使用することができる。

2.048kbit／ｓ時分割多重信号は例えば入力側
１およびHDB3／２進変換器４を介してフレーム
整合装置７に供給される。フレーム整合装置にお
いて同期、直列−並列変換およびフレーム記憶が
行なわれる。入力側３を介して到来する64kbit／
ｓ単一チヤネル信号は、コデイレクシヨナルイン
ターフエイスおよびコントラデイクシヨナルイン
ターフエイス６を介して、メモリおよび直列−並
列変換器９に供給される。クロツク供給部２３
は、フレーム整合装置７，８……並びにメモリお
よび直列−並列変換器９……に記憶されている８
ビツトコード語を循環的に呼出す。バス１０を介
してコード語が分配配列装置１１に転送される。
操作インターフエイス２２を介して入力されるア
ドレス指定に相応して、８ビツトコード語、即ち
チヤネルが新しい順番で呼出されかつバス１２に
供給される。バス１２におけるコード語は、時分
割多重信号に対してまだチヤネルに従つて配列さ
れておらず、出力に応じて配列されているので、
フレーム形成装置１３および１４が必要である。
単一チヤネル信号に対して単に並列−直列変換器
１５を設ければよい。出力側に対してその都度決
められているコード語の受信によりクロツク供給
部２３が制御される。信号の送出の前にこれら信
号は更に２進／HDB3変換器１６および１７ない
しコデイレクシヨナルインターフエイスまたはコ
ントラデイクシヨナルインターフエイス１８にお
いて伝送符号化される。

本発明による分配は例えば、入力側１に加わる
時分割多重信号のチヤネルが出力側１９および２
０にも、出力側２１にも生じるように作用する。
入力側２に加わる時分割多重信号のチヤネルは出
力側１９および２０に達し、一方入力側３におけ
る単一チヤネル信号は出力側２１に転送される。

デジタル信号チヤネル分配器は、市販の集積モ
ジユールから成つている。HDB3／２進変換器４
および５並びに２進／HDB3変換器１６および１
７はRCA社の集積モジユールCD22103または
Plessey社の集積モジユールMJ1471から成る。フ
レーム整合装置７および８は、Siemens社の集積
モジユールPEB2030である。コデイレクシヨナ
ルインターフエイスおよびコントラデイクシヨナ
ルインターフエイスはSiemens社の集積モジユー
ルMB60203から成る。直列−並列変換器９は、
集積モジユール74LS164または74LS259である。
集積モジユール74LS165または74LS151は並列−
直列変換器１５を形成する。フレーム形成装置１
３および１４は、Plessey社の集積モジユール
MJ1444によつて実現されかつクロツク供給部２
３は実質的に集積モジユール74LS161、74LS138
および74LS193から構成される。分配配列装置１
１の構成を第２図に基づいて説明する。

第２図は、2.048Mbit／ｓ時分割多重信号の分
配のために用いられる分配配列装置１１を詳細に
示すブロツク図である。この装置は、書込み読出
しメモリ２４、シグナリング書込み読出しメモリ
４０、分配配列設定装置２８、それぞれが制御入
力側２６，４１，３７，３９および４３を有する
切換スイツチ２５，３５，３６，３８および４
２、書込みアドレス計数器２７、１つまたは複数
のシグナリング書込みアドレス計数器３４、読出
しアドレス計数器４５、シグナリング読出しアド
レス計数器４４、シグナリング同期回路３３、論
理部３０を有する固定メモリ２９、設定入力側３
１並びにアドレス指定装置３２を有する。

設定入力側３１を介して分配配列固定値が固定
メモリ２９に入力される。この固定メモリにおい
て固定値は作動電圧消失の際の情報損失に対して
保護されている。本来の分配配列のために固定メ
モリ２９の内容はアドレス指定装置３２を用いて
一層迅速な分配配列設定装置２８に伝送されてい
る。このことは周期的に行なわれかつ一時的な監
視−逆読出しによつて検査される。

書込みアドレス計数器２７を用いて、バス１０
を介して到来するコード語が書込み読出しメモリ
２４に第３図に図示の記憶割当てに相応して入力
される。その際水平方向においてチヤネル番号が
割当てられ、垂直方向において入力側の番号が割
当てられる。おのおのの入力側に対して８ビツト
コード語が並列に書込まれる。読出しアドレス計
数器４５から分配配列設定装置２８に達するアド
レスに基づいて、コード語が交番的に書込み読出
しメモリ２４からバス１２に送出される。書込み
アドレス計数器２７から読出しアドレス計数器４
５に切換えるために、2.048MHzのクロツクが制
御入力側２６に印加される。

16番のチヤネルに到来するシグナリングコード
語は、特別な処理を必要とする。その理由はこれ
らコード語はそれぞれ、１つのシグナリング超フ
レームから派生する２つの４ビツトコード語から
成つているからである。切換スイツチ３６はバス
１０の第１の４つの心線か第２の４つの心線かを
シグナリング書込み読出しメモリ４０のデータ入
力側に接続する。モジユール３３におけるシグナ
リング信号の同期後シグナリング書込みアドレス
計数器３４は印加された４ビツトのシグナリング
コード語に対してシグナリング書込み読出しメモ
リ４０における書込み場所を決める。読出しおよ
び分配についてはシグナリング読出しアドレス計
数器４４が分配配列設定装置２８を介して行なわ
れる。書込みから読出しへの切換は、切換スイツ
チ３５の制御入力側４１における8kHzのクロツ
クが作用する。出力はスイツチ３８を介してバス
１２の第１の４つの心線および第２の４つの心線
において交互に行なわれる。切換スイツチ３６お
よび３８は同様制御入力側３７および３９に加わ
る2.048MHzクロツクによつて切換られる。切換
スイツチ４２の入力側４３における制御電圧は、
スイツチングサイクルの第１半部期間中入力側ｃ
が出力側に接続され、一方入力側ｂが第２半部期
間中出力側に接続されるように作用する。16番目
のチヤネルに対してのみ入力側ａは出力側に接続
される。

分配配列設定装置は集積モジユールを有する。
Intel社の型名2114によつて書込み読出しメモリ
２４、分配配列設定装置２８およびシグナリング
書込み読出しメモリ４０を実現することができ
る。型名74LS157および74LS158は切換スイツチ
２５，３５，３６，３８および４２として動作す
る。型名74LS161および74LS193は書込みアドレ
ス計数器２７、アドレス指定装置３２、シグナリ
ング書込みアドレス計数器３４、シグナリング読
出しアドレス計数器４４および読出しアドレス計
数器４５のモジユールである。固定メモリ２９は
Intel社のモジユール2764、2716、2817のいずれ
かによつて実現される。論理部３０は第８図に詳
細に図示されている。

シグナリング同期回路３３は、Siemens社のハ
ンドブツク“システム−アインザツツPCM30F
−Ｅ＆Ｍ”（注文番号、S42023−A734−A101−
01−77、1983年９月）から公知である。

オクテツトシグナリング（８ビツトから成る）
が、１つのチヤネルに割当てられた２つの連続す
る４ビツトシグナリングから形成されている場
合、オクテツトシグナリングは２つの連続するシ
グナリング超フレームの中から取出されて形成さ
れる。上位の４ビツトシグナリングを有するシグ
ナリング超フレームは、シグナリング超フレーム
における第１コード語の第５ビツト(K)における論
理０によつてマーキングされている。到来するシ
グナリング超フレームは通例同期していない。例
えば第１図の入力側１に加わる2.048Mbit／ｓ信
号のシグナリング超フレームの内の丁度第１のオ
クテツト半部が受信され、入力側２に加わる
2.048Mbit／ｓ信号のシグナリング超フレームの
内の丁度第２のオクテツト半部が受信され、第２
図のシグナリング書込み読出しメモリ４０に書込
まれる。従つてこのメモリからの読出しの際この
時点においては第１の2.048Mbit／ｓ信号から第
１のオクテツト半部しか取出されず、第２の
2.048Mbit／ｓ信号からは第２のオクテツト半部
しか取出されない。しかし送出すべきシグナリン
グ超フレームにおける第５ビツトＫが、３０のシ
グナリングチヤネル全部に対して共通に、それら
が第１のオクテツト半部であるかまたは第２のオ
クテツト半部であるかを定める。従つてシグナリ
ング書込み読出しメモリ４０は、すべて第１のオ
クテツト半部に対するメモリ半部およびすべての
第２のオクテツト半部に対する他方のメモリ半部
とに２重に構成されなければならず、その結果そ
れぞれの時点においてその都度受信された
2.048Mbit／ｓ信号に対してその都度最後に受信
された第１および第２のオクテツト半部を利用す
る。

時間ダイヤグラム第１０図において入力側１に
加わる2.048Mbit／ｓ信号MS1が示されている。
各PCMパルスフレームでは、８ビツトを有する
16番目のタイムスロツトはそれぞれ２つのチヤネ
ル（タイムスロツト１から15と17から31）のため
の２×４シグナリングビツトを伝送するため用い
られる。その下に示されたシグナリング超フレー
ムSP1は16の順次連続するPCMパルスフレーム
の16番目のタイムスロツトから構成され、かつ
PCMパルスフレームの16倍の期間を有している。
オクテツトシグナリングは２つの順次連続するシ
グナリング超フレームSP1_KおよびSP1_K+1からの
２つの４ビツトシグナリング1aと2a、1bと2b等
から構成される。

第４図は、切換スイツチ３６における切換を改
善するスイツチ装置を図示する。この装置は第１
の４つの心線に、伝送を１クロツク期間だけ記憶
する一時メモリ４６を有する。これによりバス１
０に対する遅延時間の影響が除去される。

第５図は切換スイツチ３８を実現する切換装置
を示す。この切換装置は、分岐４７、１つのクロ
ツク周期に対する４ビツト用一時メモリ４８およ
びゲート回路４９を有する。

第６図は、第１図のデジタル信号チヤネル分配
器を２つの使用態様によつて示す。

第１使用態様は、ANDゲート５０を介する遠
隔設定に関する。入力側１および２に加わる
2.048Mbit／ｓ信号は国内の使用に対してフレー
ムの通報語においてリザーブされたビツトを含ん
でいる。これらビツトのうち１つが遠隔設定のた
めに使用される。このビツトはバス１０に、クロ
ツク供給部２３によつて定められる時期にAND
ゲートを介して受信されかつ分配配列装置１１に
おける分配配列を制御する操作インターフエイス
２２に供給される。CCITTV.24に従つてインタ
ーフエイスを介する設定のために、操作インター
フエイス２２の入力側を入力側５１に切換えるこ
とができる。

第２使用態様は、検査ビツト発生器５２，５
２′およびエラー評価回路５３，５４に関する。
検査ビツト発生器５２，５２′は並列の８ビツト
コード語を受信し、それらを評価しかつそれらに
第９ビツト検査ビツトとして付加し、その結果出
ていくバスは９ビツト幅をもたなければならな
い。評価回路５３および５４は、検査ビツトを用
いて分配配列装置１１の入力側および出力側にお
ける８ビツトコード語を誤りがないかどうかにつ
いて検査する。

検査ビツト発生器５２′は音声およびデータに
対してフレーム整合装置７および８に設けられて
いる。64kbit／ｓ信号に対して検査ビツト発生器
５２はメモリ９の出力側においてバス１０に接続
されなければならない。

第７図は、検査ビツト発生器５６及び評価装置
５７を有する、第２図の分配配列装置１１を示
す。検査は、第６図の場合と同様に行なわれる。
検査ビツト発生器５６はシグナリング書込み読出
しメモリ４０の入力側に配置されており、評価装
置５７は前記メモリの出力側に配置されている。
検査ビツト発生器は、標準集積回路74LS280によ
つて実現されている。

第８図は、第２図の論理部３０を有する固定メ
モリ２９を詳しく示すブロツク図である。論理部
３０は、誤り報知出力側５９を有するコンパレー
タ５８およびバスドライバ６０を有する。コンパ
レータ５８はRCA社の２つの集積モジユール
CD4585によつて実現され、バスドライバ６０は
モジユール74LS240の形において実現されてい
る。

第２図に基づいて既に説明したように、分配配
列のために固定メモリ２９の内容はアドレス指定
装置３２を用いて比較的迅速な分配配列設定装置
２８に伝送される。コンパレータ５８は監視逆読
出しによつてこの過程を検査する。

第９図は、Ｉ／Ｏポート（入出力ポート）６１
および６２を有する操作インターフエイス２２、
マイクロプロセツサ６３（Intel社の8085）、プロ
グラムメモリ６４（Intel社2764）、作業メモリ６
５（日立の6264）および固定メモリ６６（Intel
社の2817）を示す。

発明の効果 本発明の分配配列装置により、従来のものより
一層簡単に構成されたチヤネル分配装置が得られ
る。従来の装置では１つの2.048Mbit／ｓの中で
のみタイムスロツトの64kbitの信号の編成替えを
することしかできず、別の2.048Mbit／ｓのタイ
ムスロツトの信号と入れ替えようとするために空
間スイツチおよびそれを制御するスイツチを必要
とする筈であり、構造が複雑になる。これに対し
て、本発明の分配配列装置では、例えば８つの
2.048Mbit／ｓのインターフエイスを有する場
合、音声、データの情報信号に対する256×８ビ
ツトと交換技術シグナリング（識別符号）に対す
る256×４とから成る共通の複合メモリしか必要
でなく、このためにメモリへの書き込みおよび読
み出しに対する制御およびアドレス指定が全体と
してたつた１回必要となるだけである。これによ
り上述した公知の西独国特許公開第2538392号公
報に記載のものに比べて制御技術の点でコストが
著しく低減されるという格段の効果が得られる。

【図面の簡単な説明】

第１図は本発明のデジタル信号チヤネル分配器
の概略を示すブロツク回路図であり、第２図は本
発明の分配配列装置の１実施例の詳細なブロツク
回路図であり、第３図は書込み読出しメモリのメ
モリロケーシヨンを示す図であり、第４図はシグ
ナリング書込み読出しメモリを入力側における切
換装置の１実施例の略図であり、第５図はシグナ
リング書込み読出しメモリの出力側における切換
装置の１実施例を示す略図であり、第６図は第１
図のチヤネル分配器の変形の実施例のブロツク図
であり、第７図は検査ビツト発生器および評価部
を備えている本発明の分配配列装置の別の実施例
のブロツク回路図であり、第８図は論理部を有す
る固定メモリの１実施例の略図であり、第９図は
操作インターフエイスの１実施例のブロツク図で
あり、第１０図はオクテツトシグナリングを説明
するための時間線図である。 １，２……時分割多重信号の入力側、３……単
一チヤネル信号入力側、７，８……フレーム整合
装置、９……メモリ、１０……第１バス、１１…
…分配配列装置、１２……第２バス、１３，１４
……フレーム形成装置、１９，２０……時分割多
重信号出力側、２１……単一チヤネル信号出力
側、２２……操作インターフエイス、２３……ク
ロツク供給部、２４……書込み読出しメモリ、２
７……書込みアドレス計数器、２８……分配配列
設定装置、２９……固定メモリ、４０……シグナ
リング書込み読出しメモリ、４４……シグナリン
グ読出しアドレス計数器、４５……読出しアドレ
ス計数器、４６，４８……一時メモリ、５２，５
２′，５６……検査ビツト発生器、５３，５４，
５７……評価回路。

Claims (1)

1. 【特許請求の範囲】 １ デジタル信号チヤネル分配器の入力側の装置
   に接続するための第１のバス１０または個別線路
   と、 デジタル信号チヤネル分配器の出力側の装置に
   接続するための第２のバス１２または第２の個別
   線路と、 データ入力側が前記第１のバス１０に接続され
   ておりかつデータ出力側が前記第２のバスに接続
   されている書込み読出しメモリ２４と、 シグナリング書込み読出しメモリ４０とを備え
   た、64kbit／ｓの個別チヤネル信号および／また
   は2048kbit／ｓの、16番目のチヤネルがシグナリ
   ングチヤネルである、32の８ビツトチヤネルを有
   する同じフレーム構成の時分割多重信号を分配す
   るためのデジタル信号チヤネル分配器に対する分
   配配列装置１１において、 第１の入力側が書込みアドレス計数器２７に接
   続されておりかつ第２の入力側が分配配列設定装
   置２８を介して読出しアドレス計数器４５に接続
   されておりかつ出力側が前記書込み読出しメモリ
   ２４に接続されている第１の切換スイツチ２５が
   設けられており、 第１の入力側が前記第１のバス１０の第１の４
   つの心線に接続されており、第２の入力側が前記
   第１のバス１０の第２の４つの心線に接続されて
   おりかつ出力側が前記シグナリング書込み読出し
   メモリ４０のデータ入力側に接続されている第２
   の切換スイツチ３６が設けられており、 入力側が前記シグナリング書込み読出しメモリ
   ４０のデータ出力側に接続されておりかつ第１の
   出力側が前記第２のバス１２の第１の４つの心線
   に接続されておりかつ第２の出力側が前記第２の
   バス１２の第２の４つの心線に接続されている第
   ３の切換スイツチ３８が設けられており、 第１の入力側がシグナリング同期装置３３およ
   びシグナリング書込みアドレス計数器３４を介し
   て前記第１のバス１０に接続されておりかつ第２
   の入力側が前記分配配列設定装置２８を介してシ
   グナリング読出しアドレス計数器４４に接続され
   ておりかつ出力側が前記シグナリング書込み読出
   しメモリ４０のアドレス入力側に接続されている
   第４の切換スイツチ３５が設けられている ことを特徴とする分配配列装置。 ２ ２つのシグナリング超フレームにおいて伝送
   される、２つの４ビツト語から成る８ビツトシグ
   ナリングに対するシグナリング書込み読出しメモ
   リ４０が設けられており、かつ前記２つのシグナ
   リング超フレームに対するシグナリング同期装置
   ３３が設けられており、かつ８ビツトのシグナリ
   ングを前記シグナリング書込み読出しメモリ４０
   に書込むためのシグナリング書込みアドレス計数
   器３４が設けられている特許請求の範囲第１項記
   載の分配配列装置。 ３ １つのシグナリング超フレームにおいて伝送
   される４ビツトシグナリングに対するシグナリン
   グ書込み読出しメモリ４０が設けられておりかつ
   前記１つのシグナリング超フレームのためのシグ
   ナリング同期装置３３が設けられておりかつ４ビ
   ツトシグナリングを前記シグナリング書込み読出
   しメモリ４０に書き込むためのシグナリング書込
   みアドレス計数器３４が設けられている特許請求
   の範囲第１項記載の分配配列装置。 ４ 第１の入力側が前記読出しアドレス計数器４
   ５の出力側に接続されており、第２の入力側が前
   記シグナリング読出しアドレス計数器４４に接続
   されており、第３の入力側がアドレス指定装置３
   ２に接続されており、出力側が前記分配配列設定
   装置２８のアドレス指定入力側に接続されている
   第５の切換スイツチ４２が設けられている特許請
   求の範囲第１項記載の分配配列装置。 ５ 論理部３０を有する固定メモリ２９が設けら
   れており、該固定メモリのデータ入力側は前記分
   配配列設定装置２８のデータ出力側に接続されて
   おり、データ出力側は前記分配配列設定装置２８
   のデータ入力側に接続されており、アドレス指定
   入力側は前記アドレス指定装置３２の出力側に接
   続されている特許請求の範囲第１項から第４項ま
   でのいずれか１項記載の分配配列装置。 ６ 書込みアドレス計数器２７、シグナリング読
   出しアドレス計数器４４および読出しアドレス計
   数器４５は計数ユニツトとして形成されている特
   許請求の範囲第１項記載の分配配列装置。 ７ 第２の切換スイツチ３６の入力側に４ビツト
   一時メモリ４６が前置接続されている特許請求の
   範囲第１項記載の分配配列装置。 ８ 第３の切換スイツチ３８として、分岐４７と
   該分岐の１つの分岐路に設けた４ビツト一時メモ
   リ４８と該４ビツト一時メモリ４８の出力側およ
   び前記分岐４７の他方の分岐路に接続されたゲー
   ト回路４９とが設けられている特許請求の範囲第
   １項記載の分配配列装置。 ９ 操作インタフエース２２にANDゲート５０
   が前置接続されており、該ANDゲートの一方の
   入力側は、前記分配配列装置１１の遠隔調整のた
   めに１ビツトを導く第１のバス１０または個別線
   路に接続されておりかつ他方の入力側はクロツク
   供給部に接続されている特許請求の範囲第１項記
   載の分配配列装置。 １０ 第１のバス１０または相応の個別線路に、
   検査ビツト発生器５２が設けられており、該検査
   ビツト発生器は、並列なコードに検査ビツトを付
   加しかつ前記分配配列装置１１に入力側および／
   または出力側において評価装置５３，５４が設け
   られている特許請求の範囲第１項記載の分配配列
   装置。 １１ 第１のシグナリングバス５５または相応の
   個別線路に、並列なシグナリングコード語に検査
   ビツトを付加する検査ビツト発生器５６が設けら
   れており、かつシグナリング書込み読出しメモリ
   ４０に出力側において評価装置５７が設けられて
   いる特許請求の範囲第１項記載の分配配列装置。 １２ 前記分配配列装置１１は、メッセージビツ
   トまたは拡張された同期方法に対するビツトのよ
   うな付加信号を時分割多重信号に挿入するように
   設定されている特許請求の範囲第１項記載の分配
   配列装置。