JPS61128641A - デ−タ分配回路 - Google Patents
デ−タ分配回路Info
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- JPS61128641A JPS61128641A JP59251255A JP25125584A JPS61128641A JP S61128641 A JPS61128641 A JP S61128641A JP 59251255 A JP59251255 A JP 59251255A JP 25125584 A JP25125584 A JP 25125584A JP S61128641 A JPS61128641 A JP S61128641A
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- 238000004891 communication Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101000775674 Photorhabdus laumondii subsp. laumondii (strain DSM 15139 / CIP 105565 / TT01) Protein-glutamine deamidase Cif Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割パルス符号変調通信装置に関する。特
に、多重化データから所望のデータ部分を抽出して各ポ
ートに分配するデータ分配回路の改良に関する。
に、多重化データから所望のデータ部分を抽出して各ポ
ートに分配するデータ分配回路の改良に関する。
時分割方式を含む各種のパルス符号変調通信系では、第
６図に示すように、多重化されたデータから各チャネル
データなどを各出力端子１６−１〜１６−Ｎに分配する
場合に、各チャネル毎にデータ分配回路１０−ＮＤが用
いられる。
６図に示すように、多重化されたデータから各チャネル
データなどを各出力端子１６−１〜１６−Ｎに分配する
場合に、各チャネル毎にデータ分配回路１０−ＮＤが用
いられる。
第５図は従来例データ分配回路にかかわるブロック構成
図である。この従来例データでは、実装位置で決まる番
号を示す実装位置番号信号ＰＯＳ Ｎ。
図である。この従来例データでは、実装位置で決まる番
号を示す実装位置番号信号ＰＯＳ Ｎ。
と、データＤＴに対応してデータ内のチャネルデータの
チャネル番号を示すチャネル番号信号Ｃ１ｌ ’ＮＯと
が比較回路７で比較され、この二つの信号の番号値が一
致するとチャネルゲート信号ＣＨＧＡＴが出力される。
チャネル番号を示すチャネル番号信号Ｃ１ｌ ’ＮＯと
が比較回路７で比較され、この二つの信号の番号値が一
致するとチャネルゲート信号ＣＨＧＡＴが出力される。
次に、このチャネルゲート信号ＣＨＧＡＴによりこのチ
ャネルゲート信号Ｃ）Ｉ ＧＡＴに対応するチャネルデ
ータが論理積回路４を経て抽出され、出力端子１６に出
力される。
ャネルゲート信号Ｃ）Ｉ ＧＡＴに対応するチャネルデ
ータが論理積回路４を経て抽出され、出力端子１６に出
力される。
すなわち、データ分配回路１１−１〜１１−Ｎの実装位
置で決まる第５図の実装位置番号信号ＰＯ５Ｎｏの番号
は出力端子１６の番号と同一とする。したがってこの番
号は固定値である。さらにデータ［ＪＴは第７図（ａ）
に示すように、周期Ｔのフレーム長を有し、このフレー
ムはチャネルデータＣ）ｌ １〜ＣＨＮに分割されてい
るとし、またデータＤＴに対応して同一タイミングで入
力するチャネル番号信号ＣＩ ＮＯの番号は、チャネル
データＣＨ１〜Ｃ）Ｉ Ｎの番号１〜Ｎと同一番号とす
る。
置で決まる第５図の実装位置番号信号ＰＯ５Ｎｏの番号
は出力端子１６の番号と同一とする。したがってこの番
号は固定値である。さらにデータ［ＪＴは第７図（ａ）
に示すように、周期Ｔのフレーム長を有し、このフレー
ムはチャネルデータＣ）ｌ １〜ＣＨＮに分割されてい
るとし、またデータＤＴに対応して同一タイミングで入
力するチャネル番号信号ＣＩ ＮＯの番号は、チャネル
データＣＨ１〜Ｃ）Ｉ Ｎの番号１〜Ｎと同一番号とす
る。
ここで、第７図（ｂ）のタイミング図で示すように、出
力端子１６−１には実装位置番号信号ＰＯＳ ＮＯの番
号が出力端子の番号と同一のｒｌＪであるので、チャネ
ル番号信号ＣＩ ＮＯの中から実装位置番号信号ＰＯ５
ＮＯ番号１６に相当する「１」の部分が比較回路７で一
致検出されてチャネルゲート信号ＣＨＧＡＴＩが生成さ
れ、このチャネルゲート信号ＣＩ ＧＡＴＬに対応する
チャネルデータＣＨ１が出力端子１６に分配される。同
様にそれぞれの出力端子には出力端子番号と同一番号の
チャネルデータが分配される。
力端子１６−１には実装位置番号信号ＰＯＳ ＮＯの番
号が出力端子の番号と同一のｒｌＪであるので、チャネ
ル番号信号ＣＩ ＮＯの中から実装位置番号信号ＰＯ５
ＮＯ番号１６に相当する「１」の部分が比較回路７で一
致検出されてチャネルゲート信号ＣＨＧＡＴＩが生成さ
れ、このチャネルゲート信号ＣＩ ＧＡＴＬに対応する
チャネルデータＣＨ１が出力端子１６に分配される。同
様にそれぞれの出力端子には出力端子番号と同一番号の
チャネルデータが分配される。
しかし、このような従来例データ分配回路では特定の出
力端子に出力するチャネルデータに代わり他のチャネル
データの分配を行う場合には、実装位置番号信号ＰＯ５
ＮＯの値が実装位置に対して固定しているので、チャネ
ル番号信号ＣＩ ＮＯＯ番号を変更しなければならない
。ところが、チャネル番号信号ＣＩ ＮＯはそのフレー
ム構成に対応するデータＤＴＯフレーム構成と同一のタ
イミングで変化しフレーム毎に実時間処理されて発生し
ているので、これを変更することはそのフレーム構成の
変更を伴い、したがって、通信系全体に影響を与えるこ
とになる。またこのチャネル番号信号ＣＯＮ。
力端子に出力するチャネルデータに代わり他のチャネル
データの分配を行う場合には、実装位置番号信号ＰＯ５
ＮＯの値が実装位置に対して固定しているので、チャネ
ル番号信号ＣＩ ＮＯＯ番号を変更しなければならない
。ところが、チャネル番号信号ＣＩ ＮＯはそのフレー
ム構成に対応するデータＤＴＯフレーム構成と同一のタ
イミングで変化しフレーム毎に実時間処理されて発生し
ているので、これを変更することはそのフレーム構成の
変更を伴い、したがって、通信系全体に影響を与えるこ
とになる。またこのチャネル番号信号ＣＯＮ。
の番号はフレーム構成が決定されると固定値になり変更
できない場合もあり、たとえ変更できる場合でも遅延が
あるので送信側と受信側とで所定のタイミングを保って
一斉に変更しなければならず、さらに、特定の出力端子
の変更がその出力端子の変更にとどまらず他の全部の出
力端子にその影響が及ぶのでチャネル番号信号ＣＩ（Ｎ
ｏの番号変更は困難である。
できない場合もあり、たとえ変更できる場合でも遅延が
あるので送信側と受信側とで所定のタイミングを保って
一斉に変更しなければならず、さらに、特定の出力端子
の変更がその出力端子の変更にとどまらず他の全部の出
力端子にその影響が及ぶのでチャネル番号信号ＣＩ（Ｎ
ｏの番号変更は困難である。
このように従来例データ分配回路では、その回路の実装
位置とその回路の出力端子から分配されるチャネルデー
タとは固定関係であり、このチャネルデータのみ変更し
て分配することが困難な欠点があった。
位置とその回路の出力端子から分配されるチャネルデー
タとは固定関係であり、このチャネルデータのみ変更し
て分配することが困難な欠点があった。
また、これに伴い途中に空きのチャネルデータがあって
もこのチャネルデータに対応した実装位置にこのデータ
分配回路を実装するスペースを確保しなければならず無
用のスペースが生じ、装置の小型化を妨げる欠点があっ
た。
もこのチャネルデータに対応した実装位置にこのデータ
分配回路を実装するスペースを確保しなければならず無
用のスペースが生じ、装置の小型化を妨げる欠点があっ
た。
さらに、データ分配回路が故障した場合に、他のデータ
分配回路、例えば予備の回路に故障した回路のチャネル
データを分配することができないので、通信が不通とな
ることを速やかに回避することができない欠点があった
。
分配回路、例えば予備の回路に故障した回路のチャネル
データを分配することができないので、通信が不通とな
ることを速やかに回避することができない欠点があった
。
本発明はこれらの欠点を解決しようとするもので、任意
の実装位置にある出力端子に任意のデータ部分を容易に
分配することにより実装スペースの削減と通信不通の回
避とが実現できるデータ分配回路を提供することを目的
とする。
の実装位置にある出力端子に任意のデータ部分を容易に
分配することにより実装スペースの削減と通信不通の回
避とが実現できるデータ分配回路を提供することを目的
とする。
本発明は、時系列に到来するチャネルデータを入力する
データ入力端子（１５）と、このチャネルデータに付さ
れたチャネル番号を入力する第一の番号入力端子（１４
）と、上記チャネルデータの選択された部分を出力する
出力端子（１６）と、この出力端子の実装位置番号情報
を入力する第二の番号入力端子（１２）と、指定された
選択番号と一致するチャネル番号データの部分を選択す
る選択手段とを備えたデータ分配回路で、前述の問題点
を解決するための手段として、上記選択番号を記憶する
記憶手段と、この記憶手段に上記実装位置情報に対応す
る選択番号を書込む手段とを備えたことを特徴とする特 〔作 用〕 時系列的に到来するＮ個のチャネルデータをＮ個の本発
明データ分配回路で構成される系のＮ個の出力端子に分
配するに際し、Ｎ個の実装位置番号情報に所望の対応関
係で設定されたＮ個の選択信号のうちから特定のデータ
分配回路の有する実装位置番号に対応する選択番号が書
込む手段により記憶手段に格納される。この選択番号と
第一の番号入力端子に入力する信号のチャネル番号とが
一致すると、この一致した番号の付されたチャネルデー
タの部分が特定のデータ分配回路の出力端子から出力さ
れる。したがって、実装位置番号と選択番号との対応を
設定変更するとデータ分配回路の出力端子から出力する
チャネルデータの部分を変更することができる。
データ入力端子（１５）と、このチャネルデータに付さ
れたチャネル番号を入力する第一の番号入力端子（１４
）と、上記チャネルデータの選択された部分を出力する
出力端子（１６）と、この出力端子の実装位置番号情報
を入力する第二の番号入力端子（１２）と、指定された
選択番号と一致するチャネル番号データの部分を選択す
る選択手段とを備えたデータ分配回路で、前述の問題点
を解決するための手段として、上記選択番号を記憶する
記憶手段と、この記憶手段に上記実装位置情報に対応す
る選択番号を書込む手段とを備えたことを特徴とする特 〔作 用〕 時系列的に到来するＮ個のチャネルデータをＮ個の本発
明データ分配回路で構成される系のＮ個の出力端子に分
配するに際し、Ｎ個の実装位置番号情報に所望の対応関
係で設定されたＮ個の選択信号のうちから特定のデータ
分配回路の有する実装位置番号に対応する選択番号が書
込む手段により記憶手段に格納される。この選択番号と
第一の番号入力端子に入力する信号のチャネル番号とが
一致すると、この一致した番号の付されたチャネルデー
タの部分が特定のデータ分配回路の出力端子から出力さ
れる。したがって、実装位置番号と選択番号との対応を
設定変更するとデータ分配回路の出力端子から出力する
チャネルデータの部分を変更することができる。
以下、本発明の実施例装置を図面に基づいて説明する。
第１図はこの実施例装置の構成を示すブロック構成図で
ある。第２図は第１図の実施例装置がＮ個組合わされた
系統の構成を示すブロック構成図である。第３図は第２
図中のデータ分配回路でマツプ番号信号が生成される過
程を示すタイミング図である。第４図は出力端子にマツ
プ番号ＭＡＰ Ｎ。
ある。第２図は第１図の実施例装置がＮ個組合わされた
系統の構成を示すブロック構成図である。第３図は第２
図中のデータ分配回路でマツプ番号信号が生成される過
程を示すタイミング図である。第４図は出力端子にマツ
プ番号ＭＡＰ Ｎ。
に対応したチャネルデータが分配される過程を示すタイ
ミング図である。
ミング図である。
まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、実装位置番号信号ＰＯＳ ＮＯ
と出力端子番号信号ＰＲＴ ＮＯとの一致を検出する第
一の比較回路１と、マツプ番号信号ＭＡＰＮＯを第一の
比較回路１の出力により記憶する記憶回路２と、記憶回
路２で記憶されたマツプ番号信号ＭＡＰ ＮＯとチャネ
ル番号信号ＣＩ ＮＯとの一致を検出する第二の比較回
路３と、第二の比較回路３の出力するマツプ番号信号Ｍ
ＡＰ ＮＯに一致したチャネル部分を示すチャネルゲー
ト信号ＣＩ ＧＡＴと、データＤＴとの論理積をとりチ
ャネルゲート信号ＣＨＧＡＴに対応するチャネルデータ
を抽出する論理積回路４と、出力端子番号信号出力源５
と、マツプ番号信号出力源６と、実装位置番号信号入力
端子１２とチャネル番号信号入力端子１４と、データ入
力端子１５と、出力端子１６とを備える。
る。この実施例装置は、実装位置番号信号ＰＯＳ ＮＯ
と出力端子番号信号ＰＲＴ ＮＯとの一致を検出する第
一の比較回路１と、マツプ番号信号ＭＡＰＮＯを第一の
比較回路１の出力により記憶する記憶回路２と、記憶回
路２で記憶されたマツプ番号信号ＭＡＰ ＮＯとチャネ
ル番号信号ＣＩ ＮＯとの一致を検出する第二の比較回
路３と、第二の比較回路３の出力するマツプ番号信号Ｍ
ＡＰ ＮＯに一致したチャネル部分を示すチャネルゲー
ト信号ＣＩ ＧＡＴと、データＤＴとの論理積をとりチ
ャネルゲート信号ＣＨＧＡＴに対応するチャネルデータ
を抽出する論理積回路４と、出力端子番号信号出力源５
と、マツプ番号信号出力源６と、実装位置番号信号入力
端子１２とチャネル番号信号入力端子１４と、データ入
力端子１５と、出力端子１６とを備える。
出力端子番号信号源５は第一の比較回路１の第一の入力
に接続され、実装位置番号入力端子１２は第一の比較回
路１の第二の入力に接続され、マツプ番号信号出力源６
は記憶回路２の第一の入力に接続される。比較回路１の
出力は記憶回路２の第二の入力に接続され、チャネル番
号入力端子１４は第二の比較回路３の第一の入力に接読
され、記憶回路２の出力は比較回路３の第二の入力に接
続される。比較回路３の出力は論理積回路４の第一の入
力に接続され、データ入力端子１５は論理積回路４の第
二の人力に接続され、論理積回路４の出力は出力端子１
６に接続される。
に接続され、実装位置番号入力端子１２は第一の比較回
路１の第二の入力に接続され、マツプ番号信号出力源６
は記憶回路２の第一の入力に接続される。比較回路１の
出力は記憶回路２の第二の入力に接続され、チャネル番
号入力端子１４は第二の比較回路３の第一の入力に接読
され、記憶回路２の出力は比較回路３の第二の入力に接
続される。比較回路３の出力は論理積回路４の第一の入
力に接続され、データ入力端子１５は論理積回路４の第
二の人力に接続され、論理積回路４の出力は出力端子１
６に接続される。
ここで、出力端子番号信号出力源５の個数およびマツプ
番号信号出力源６の個数とは、第１図の破線で囲まれた
部分が複数であっても第”２図に示すようにそれぞれ１
個であり、出力端子番号信号出力源５からは出力端子番
号が固定された順序で出力され、マツプ番号信号出力源
６からはこの出力端子番号信号出力源５の出力と同期し
たタイミングで、所望の順序に設定されたマツプ番号が
出力される。
番号信号出力源６の個数とは、第１図の破線で囲まれた
部分が複数であっても第”２図に示すようにそれぞれ１
個であり、出力端子番号信号出力源５からは出力端子番
号が固定された順序で出力され、マツプ番号信号出力源
６からはこの出力端子番号信号出力源５の出力と同期し
たタイミングで、所望の順序に設定されたマツプ番号が
出力される。
本発明の特徴とするところは、実装位置番号を示す実装
位置番号信号ＰＯ５ＮＯをそのままデータのチャネル番
号を示すチャネル番号信号（：ＨＮＯとの比較に用いず
に、まず、実装位置番号信号ＰＯＳ Ｎ。
位置番号信号ＰＯ５ＮＯをそのままデータのチャネル番
号を示すチャネル番号信号（：ＨＮＯとの比較に用いず
に、まず、実装位置番号信号ＰＯＳ Ｎ。
と出力端子番号を示す出力端子番号信号ＰＲＴ ＮＯと
が第一の比較回路１で比較されて、一致したときにこの
出力でその出力端子番号信号ＰＲＴ Ｎｏに対応するマ
ツプ番号信号ＭＡＰ ＮＯが記憶回路２に記憶される。
が第一の比較回路１で比較されて、一致したときにこの
出力でその出力端子番号信号ＰＲＴ Ｎｏに対応するマ
ツプ番号信号ＭＡＰ ＮＯが記憶回路２に記憶される。
次に、この記憶回路２の出力であるマツプ番号信号ＭＡ
Ｐ ＮＯとチャネル番号信号Ｃ）ｌ Ｎｏとが第二の比
較回路３で比較されて、マツプ番号信号門＾ＰＮＯに一
致するチャネル番号に相当するチャネルゲート信号ＣＨ
ＧＡＴが生成される。さらに論理積回路４ではデータＤ
Ｔとこのチャネルゲート信号ＣＨＧＡＴとの論理積演算
が行われ、チャネルゲート信号ＣＨＧＡＴに対応したチ
ャネルデータが出力端子１６に出力されることにある。
Ｐ ＮＯとチャネル番号信号Ｃ）ｌ Ｎｏとが第二の比
較回路３で比較されて、マツプ番号信号門＾ＰＮＯに一
致するチャネル番号に相当するチャネルゲート信号ＣＨ
ＧＡＴが生成される。さらに論理積回路４ではデータＤ
Ｔとこのチャネルゲート信号ＣＨＧＡＴとの論理積演算
が行われ、チャネルゲート信号ＣＨＧＡＴに対応したチ
ャネルデータが出力端子１６に出力されることにある。
次に、この実施例装置がＮ個組合わされた系統での、こ
の実施例装置の動作を第２図ないし第４図に基づいて説
明する。
の実施例装置の動作を第２図ないし第４図に基づいて説
明する。
データ分配回路１０−１の実装位置番号は「１」である
から、第一の比較回路１−１では出力端子番号信号ＰＯ
ＲＴ ＮＯとこの実装位相番号信号ＰＯＳ ＮＯとが一
致する番号「１」に対応する一致パルス信号旧ＣＨＰＬ
Ｓが生成され記憶回路２−１に入力される。この記憶回
路２−１には、マツプ番号信号ＭＡＰ ＮＯの示すマツ
プ番号１〜Ｎが格納されている。この記憶されているマ
ツプ番号の値は通常は固定値であり、°変更した出力端
子番号信号ＰＯＲＴ ＮＯとマツプ番号信号ＭＡＰ Ｎ
Ｏとを入力しない限り変わらない値である。次に、記憶
回路２−１ではこの一致パルス信号ＭＡＣＨＰＬＳのタ
イミングに対応するマツプ番号である「３」が第二の比
較回路３−１に出力される。
から、第一の比較回路１−１では出力端子番号信号ＰＯ
ＲＴ ＮＯとこの実装位相番号信号ＰＯＳ ＮＯとが一
致する番号「１」に対応する一致パルス信号旧ＣＨＰＬ
Ｓが生成され記憶回路２−１に入力される。この記憶回
路２−１には、マツプ番号信号ＭＡＰ ＮＯの示すマツ
プ番号１〜Ｎが格納されている。この記憶されているマ
ツプ番号の値は通常は固定値であり、°変更した出力端
子番号信号ＰＯＲＴ ＮＯとマツプ番号信号ＭＡＰ Ｎ
Ｏとを入力しない限り変わらない値である。次に、記憶
回路２−１ではこの一致パルス信号ＭＡＣＨＰＬＳのタ
イミングに対応するマツプ番号である「３」が第二の比
較回路３−１に出力される。
記憶回路２−１から出力されたマツプ番号「３」を示す
信号は第二の比較回路３−１でチャネル番号信号ＣＩ
Ｎｏと比較されて、この中からこのマツプ番号「３」に
一致する部分のゲートがチャネルゲート信号ＣＨＧＡＴ
１として出力される。このチャネルゲート信号ＣＨＧ
ＡＴ １とデータＤＴとの論理積が論理積回路４−１で
演算されると、マツプ番号「３」に対応するチャネルデ
ータＣ１（３が抽出されて出力端子１６−１に分配され
る。
信号は第二の比較回路３−１でチャネル番号信号ＣＩ
Ｎｏと比較されて、この中からこのマツプ番号「３」に
一致する部分のゲートがチャネルゲート信号ＣＨＧＡＴ
１として出力される。このチャネルゲート信号ＣＨＧ
ＡＴ １とデータＤＴとの論理積が論理積回路４−１で
演算されると、マツプ番号「３」に対応するチャネルデ
ータＣ１（３が抽出されて出力端子１６−１に分配され
る。
すなわち１．実装位置番号信号ＰＯ５ＮＯが直接にチャ
ネル番号信号ＣＨＮＯとの比較に用いられずに、第一の
比較回路１と記憶回路２を経由して一旦マツブ番号信号
ＭＡＰ Ｎｏに変換されてから使われているので、出力
端子番号信号ＰＲＴ Ｎｏとマツプ番号信号ＭＡＰ Ｎ
Ｏによって出力端子１６へ分配するチャネルデータを容
易に変更することができる。
ネル番号信号ＣＨＮＯとの比較に用いられずに、第一の
比較回路１と記憶回路２を経由して一旦マツブ番号信号
ＭＡＰ Ｎｏに変換されてから使われているので、出力
端子番号信号ＰＲＴ Ｎｏとマツプ番号信号ＭＡＰ Ｎ
Ｏによって出力端子１６へ分配するチャネルデータを容
易に変更することができる。
なお、データから分配されるのはチャネルデータに限ら
ず、どの部分データ信号であっても本発明を実施するこ
とができる。
ず、どの部分データ信号であっても本発明を実施するこ
とができる。
また、出力端子番号信号ＰＲＴ ＮＯとマツプ番号信号
ＭＡＰ Ｎｏとは別々に入力される必要はなく、例えば
合成して一つの制御信号として人力し、中で直並列変換
することによって出力端子番号信号ＰＲＴＮＯとマツプ
番号信号ＭＡＰ Ｎｏに分けて使用しても本発明を実施
することができる。この構成によりデータ分配回路への
接続信号線の数を減らすことができる。
ＭＡＰ Ｎｏとは別々に入力される必要はなく、例えば
合成して一つの制御信号として人力し、中で直並列変換
することによって出力端子番号信号ＰＲＴＮＯとマツプ
番号信号ＭＡＰ Ｎｏに分けて使用しても本発明を実施
することができる。この構成によりデータ分配回路への
接続信号線の数を減らすことができる。
本発明は以上述べたように、多重化されたデータから任
意のデータ部分を任意の実装位置にあるボートに容易に
分配することができるので、フレーム構成を変えずに回
線設定を自由に実行できる効果がある。
意のデータ部分を任意の実装位置にあるボートに容易に
分配することができるので、フレーム構成を変えずに回
線設定を自由に実行できる効果がある。
また、実装位置で決まっていたチャネルデータの分配が
自由に変更できるので、データ分配回路が故障した場合
に、速やかに他のデータ分配回路例えば予備の回路に変
更して故障した回路で分配していたチャネルデータをこ
の回路から分配することが可能になり、したがって不通
の通信を早急に回復することができ、通信の信頼性を向
上させる効果がある。
自由に変更できるので、データ分配回路が故障した場合
に、速やかに他のデータ分配回路例えば予備の回路に変
更して故障した回路で分配していたチャネルデータをこ
の回路から分配することが可能になり、したがって不通
の通信を早急に回復することができ、通信の信頼性を向
上させる効果がある。
また、チャネルデータを間隔をおいて分配する場合でも
、従来例装置では全チャネル分必要だったデータ分配回
路の実装スペースのうち間隔のあるチャネルデータ部分
用の空きスペースが不要になって必要最小限のスペース
ですみ、効率良く順に本回路を実装できるので、装置の
小型化を実現できる効果がある。
、従来例装置では全チャネル分必要だったデータ分配回
路の実装スペースのうち間隔のあるチャネルデータ部分
用の空きスペースが不要になって必要最小限のスペース
ですみ、効率良く順に本回路を実装できるので、装置の
小型化を実現できる効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は本発明実施例装置の用いられた系統の構成を示
すブロック構成図。 第３図は本発明実施例装置でマツプ番号信号が生成され
る過程を示すタイミング図。 第４図は本発明実施例装置で出力端子にチャネルデータ
が分配される過程を示すタイミング図。 第５図は従来例装置の構成を示すブロック構成図。 第６図は従来例装置の用いられる系統の構成を示すブロ
ック構成図。 第７図は従来例装置で出力端子にチャネルデータが分配
される過程を示すタイミング図。 １．３．７・・・比較回路、２・・・記憶回路、４・・
・論理積回路、５・・・出力端子番号信号出力源、６・
・・マツプ番号信号出力源、１Ｏ１１１・・・データ分
配回路、１２・・・実装位置番号信号入力端子、１４・
・・チャネル番号信号入力端子、１５・・・データ入力
端子、１６・・・出力端子。
。 第２図は本発明実施例装置の用いられた系統の構成を示
すブロック構成図。 第３図は本発明実施例装置でマツプ番号信号が生成され
る過程を示すタイミング図。 第４図は本発明実施例装置で出力端子にチャネルデータ
が分配される過程を示すタイミング図。 第５図は従来例装置の構成を示すブロック構成図。 第６図は従来例装置の用いられる系統の構成を示すブロ
ック構成図。 第７図は従来例装置で出力端子にチャネルデータが分配
される過程を示すタイミング図。 １．３．７・・・比較回路、２・・・記憶回路、４・・
・論理積回路、５・・・出力端子番号信号出力源、６・
・・マツプ番号信号出力源、１Ｏ１１１・・・データ分
配回路、１２・・・実装位置番号信号入力端子、１４・
・・チャネル番号信号入力端子、１５・・・データ入力
端子、１６・・・出力端子。
Claims (1)
- （１）時系列に到来するチャネルデータを入力するデー
タ入力端子（１５）と、 このチャネルデータに付されたチャネル番号を入力する
第一の番号入力端子（１４）と、 上記チャネルデータの選択された部分を出力する出力端
子（１６）と、 この出力端子の実装位置番号情報を入力する第二の番号
入力端子（１２）と、 指定された選択番号と一致するチャネル番号データの部
分を選択する選択手段と を備えたデータ分配回路において、 上記選択番号を記憶する記憶手段と、 この記憶手段に上記実装位置情報に対応する選択番号を
書込む手段と を備えたことを特徴とするデータ分配回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251255A JPS61128641A (ja) | 1984-11-27 | 1984-11-27 | デ−タ分配回路 |
| EP85114967A EP0184111B1 (en) | 1984-11-27 | 1985-11-26 | Data distributor capable of selecting an optional partial data signal and distribution device comprising a plurality of the data distributors |
| DE8585114967T DE3582721D1 (de) | 1984-11-27 | 1985-11-26 | Datenverteiler zur auswahl eines beliebigen partiellen datensignals und verteilungseinrichtung mit einer mehrzahl dieser datenverteiler. |
| US06/802,035 US4689784A (en) | 1984-11-27 | 1985-11-26 | Data distributor capable of selecting an optional partial data signal and distribution device comprising a plurality of the data distributors |
| CA000496199A CA1233575A (en) | 1984-11-27 | 1985-11-26 | Data distributor capable of selecting an optional partial data signal and distribution device comprising a plurality of the data distributor |
| AU50397/85A AU571426B2 (en) | 1984-11-27 | 1985-11-27 | Data distributor for tdm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251255A JPS61128641A (ja) | 1984-11-27 | 1984-11-27 | デ−タ分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128641A true JPS61128641A (ja) | 1986-06-16 |
| JPH0323017B2 JPH0323017B2 (ja) | 1991-03-28 |
Family
ID=17220045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251255A Granted JPS61128641A (ja) | 1984-11-27 | 1984-11-27 | デ−タ分配回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4689784A (ja) |
| EP (1) | EP0184111B1 (ja) |
| JP (1) | JPS61128641A (ja) |
| AU (1) | AU571426B2 (ja) |
| CA (1) | CA1233575A (ja) |
| DE (1) | DE3582721D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NO167250C (no) * | 1985-07-16 | 1991-10-16 | Siemens Ag | Kanalfordeler for digitalsignaler. |
| JPH0583225A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 時多重ハイウエイ回線指定方式 |
| US5541921A (en) * | 1994-12-06 | 1996-07-30 | National Semiconductor Corporation | Isochronous serial time division multiplexer |
| JP4852963B2 (ja) * | 2005-10-14 | 2012-01-11 | 株式会社日立製作所 | 伝送装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3730998A (en) * | 1971-08-11 | 1973-05-01 | Communications Satellite Corp | Tdma satellite communications system with an aperture window for acquisition |
| DE2164016C3 (de) * | 1971-12-22 | 1978-09-28 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Satelliten-Nachrichtenübertragungssystem mit Vielfachzugriff im Zeitmultiplex |
| CA1161972A (en) * | 1979-09-27 | 1984-02-07 | Brady Warner | Tim bus struture and data reorganization apparatus |
| US4377861A (en) * | 1980-11-14 | 1983-03-22 | Rockwell International Corporation | Time division demultiplexer with independent data distribution |
| DE3333775A1 (de) * | 1983-09-19 | 1985-04-18 | Siemens AG, 1000 Berlin und 8000 München | Digitalsignal-kanalverteiler |
-
1984
- 1984-11-27 JP JP59251255A patent/JPS61128641A/ja active Granted
-
1985
- 1985-11-26 EP EP85114967A patent/EP0184111B1/en not_active Expired
- 1985-11-26 US US06/802,035 patent/US4689784A/en not_active Expired - Lifetime
- 1985-11-26 CA CA000496199A patent/CA1233575A/en not_active Expired
- 1985-11-26 DE DE8585114967T patent/DE3582721D1/de not_active Expired - Lifetime
- 1985-11-27 AU AU50397/85A patent/AU571426B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0184111B1 (en) | 1991-05-02 |
| DE3582721D1 (de) | 1991-06-06 |
| JPH0323017B2 (ja) | 1991-03-28 |
| EP0184111A1 (en) | 1986-06-11 |
| US4689784A (en) | 1987-08-25 |
| AU571426B2 (en) | 1988-04-14 |
| CA1233575A (en) | 1988-03-01 |
| AU5039785A (en) | 1986-06-05 |
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