JPH053134B2 - - Google Patents
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- JPH053134B2 JPH053134B2 JP59125239A JP12523984A JPH053134B2 JP H053134 B2 JPH053134 B2 JP H053134B2 JP 59125239 A JP59125239 A JP 59125239A JP 12523984 A JP12523984 A JP 12523984A JP H053134 B2 JPH053134 B2 JP H053134B2
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- JP
- Japan
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- chip
- semiconductor device
- applying
- signal
- bump
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特に、全面バン
プ（突起電極）あるいは高密度なフリツプチツプ
方式のボンデイング技術を採用した大規模集積回
路（以下、単に、LSIという）等の半導体装置に
適用して有効な技術に関するものである。
プ（突起電極）あるいは高密度なフリツプチツプ
方式のボンデイング技術を採用した大規模集積回
路（以下、単に、LSIという）等の半導体装置に
適用して有効な技術に関するものである。
フリツプチツプ方式のボンデイング技術を採用
したLSIチツプ等の半導体装置では、バンプ（突
起電極）は、半導体チツプの周囲に配置されてい
るが、例えば、第１図に示されるように、たがい
に隣り合うバンプは信号電圧印加用バンプ（以
下、単に信号用バンプという）Ｓとして使用され
ており、その一部が接地電圧印加用バンプ（以
下、単に接地用バンプという）Ｇとして使用され
ている。
したLSIチツプ等の半導体装置では、バンプ（突
起電極）は、半導体チツプの周囲に配置されてい
るが、例えば、第１図に示されるように、たがい
に隣り合うバンプは信号電圧印加用バンプ（以
下、単に信号用バンプという）Ｓとして使用され
ており、その一部が接地電圧印加用バンプ（以
下、単に接地用バンプという）Ｇとして使用され
ている。
しかしながら、このような半導体チツプでは、
特に、高速な入出力を行う場合、たがいに隣り合
う信号用バンプ間でのクロストークが発生し、
LSI等の半導体装置の機能に誤動作を起す原因と
なるおそれがあることが、発明者の検討の結果、
明らかとなつた。
特に、高速な入出力を行う場合、たがいに隣り合
う信号用バンプ間でのクロストークが発生し、
LSI等の半導体装置の機能に誤動作を起す原因と
なるおそれがあることが、発明者の検討の結果、
明らかとなつた。
本発明の目的は、フリツプチツプ方式のボンデ
イング技術を採用したLSIチツプ等の半導体装置
において、半導体チツプの信号線をシールドする
ことにより、信号線間のクロストークノイズを低
減する技術手段を提供することにある。
イング技術を採用したLSIチツプ等の半導体装置
において、半導体チツプの信号線をシールドする
ことにより、信号線間のクロストークノイズを低
減する技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
徴は、本明細書の記述及び添付図面によつて明ら
かになるであろう。
本願において開示される発明のうち、代表的な
ものの概要を説明すれば、下記のとおりである。
ものの概要を説明すれば、下記のとおりである。
すなわち、フリツプチツプ方式のボンデイング
技術を採用したLSIチツプ等の半導体装置におい
て、半導体チツプの信号用バンプの間又は周囲の
接地用バンプを配置することにより、各信号線を
シールドして信号線間のクロストークノイズを低
減するようにしたものである。
技術を採用したLSIチツプ等の半導体装置におい
て、半導体チツプの信号用バンプの間又は周囲の
接地用バンプを配置することにより、各信号線を
シールドして信号線間のクロストークノイズを低
減するようにしたものである。
以下、本発明の構成について、実施例とともに
説明する。
説明する。
なお、全図において、同一の機能を有するもの
は同一符号を付け、その繰り返しの説明は省略す
る。
は同一符号を付け、その繰り返しの説明は省略す
る。
〔実施例 〕
第２図は、本発明をフリツプチツプ方式のボン
デイング技術を採用したLSIチツプ等の半導体装
置に適用した実施例の構成を説明するための図
であり、その要部の平面図である。
デイング技術を採用したLSIチツプ等の半導体装
置に適用した実施例の構成を説明するための図
であり、その要部の平面図である。
本実施例の半導体装置は、第２図に示すよう
に、半導体チツプLSIの隣り合う信号用バンプＳ
の間に接地用バンプＧを配置したものである。
に、半導体チツプLSIの隣り合う信号用バンプＳ
の間に接地用バンプＧを配置したものである。
このように信号用バンプＳを接地用バンプＧで
包囲することにより、この接地用バンプＧのシー
ルド効果によつて外部から信号線に入るノイズを
遮断するので、超高速な入出力を行う場合におい
ても、近接した信号線間のクロストークノイズを
低減することができる。
包囲することにより、この接地用バンプＧのシー
ルド効果によつて外部から信号線に入るノイズを
遮断するので、超高速な入出力を行う場合におい
ても、近接した信号線間のクロストークノイズを
低減することができる。
〔実施例 〕
第３図は、本発明をフリツプチツプ方式のボン
デイング技術を採用したLSIチツプ等の半導体装
置に適用した実施例の構成を説明するための図
であり、その半導体チツプの要部の平面図であ
る。
デイング技術を採用したLSIチツプ等の半導体装
置に適用した実施例の構成を説明するための図
であり、その半導体チツプの要部の平面図であ
る。
本実施例の半導体装置は、前記実施例の信
号用バンプＳと接地用バンプＧの配置を変えたも
のであり、第３図に示すように、信号用バンプＳ
の周囲に接地用バンプＧを配置したものである。
号用バンプＳと接地用バンプＧの配置を変えたも
のであり、第３図に示すように、信号用バンプＳ
の周囲に接地用バンプＧを配置したものである。
このように構成することにより、前記実施例
のものよりも、一層信号用バンプＳに対するシー
ルド効果を持たせることができる。
のものよりも、一層信号用バンプＳに対するシー
ルド効果を持たせることができる。
〔実施例 〕
第４図及び第５図は、本発明をフリツプチツプ
方式のボンデイング技術を採用したLSIチツプ等
の半導体装置に適用した実施例の構成を説明す
るための図であり、第４図は、平面図、第５図
は、第４図のＡ−Ａ切断線における断面図であ
る。なお、第４図においては半導体チツプＣは省
略してある。
方式のボンデイング技術を採用したLSIチツプ等
の半導体装置に適用した実施例の構成を説明す
るための図であり、第４図は、平面図、第５図
は、第４図のＡ−Ａ切断線における断面図であ
る。なお、第４図においては半導体チツプＣは省
略してある。
本実施例の半導体装置は、第４図及び第５図
に示すように、前記実施例の接地用バンプＧを
一体化した導体で形成し、これにより信号用バン
プＳの周囲を包囲するように構成したものであ
る。MBは配線が施されたシリコンからなるマザ
ーチツプ基板Ｃは半導体チツプである。
に示すように、前記実施例の接地用バンプＧを
一体化した導体で形成し、これにより信号用バン
プＳの周囲を包囲するように構成したものであ
る。MBは配線が施されたシリコンからなるマザ
ーチツプ基板Ｃは半導体チツプである。
このように構成することにより、さらに、信号
用バンプＳに対するシールド効果を向上させるこ
とができる。
用バンプＳに対するシールド効果を向上させるこ
とができる。
以上説明したように、本願で開示した新規な技
術手段によれば、次のような効果を得ることがで
きる。
術手段によれば、次のような効果を得ることがで
きる。
(1) 半導体装置の隣り合う信号用バンプＳの間
に、接地用バンプＧを配置することにより、接
地用バンプＧのシールド効果によつて外部から
信号線に入るノイズを遮断するので、超高速な
入出力を行う場合においても、近接した信号線
間のクロストークノイズを低減することができ
る。
に、接地用バンプＧを配置することにより、接
地用バンプＧのシールド効果によつて外部から
信号線に入るノイズを遮断するので、超高速な
入出力を行う場合においても、近接した信号線
間のクロストークノイズを低減することができ
る。
(2) 半導体装置の信号用バンプＳの周囲に接地用
バンプＧを配置することにより、一層信号用バ
ンプＳに対するシールド効果を持たせることが
できる。
バンプＧを配置することにより、一層信号用バ
ンプＳに対するシールド効果を持たせることが
できる。
(3) 前記(2)の半導体装置の接地用バンプＧを一体
化した導体で形成し、これにより信号用バンプ
Ｓの周囲を包囲するように構成することによ
り、さらに、信号用バンプＳに対するシールド
効果を向上させることができる。
化した導体で形成し、これにより信号用バンプ
Ｓの周囲を包囲するように構成することによ
り、さらに、信号用バンプＳに対するシールド
効果を向上させることができる。
(4) 前記(1)乃至(3)のそれぞれの技術手段により、
超高速な入出力を行う場合においても、半導体
装置の近接する信号線間のクロストークノイズ
を低減させることができるので、半導体装置の
信頼度を向上させることができる。
超高速な入出力を行う場合においても、半導体
装置の近接する信号線間のクロストークノイズ
を低減させることができるので、半導体装置の
信頼度を向上させることができる。
以上、本発明を実施例にもとずき具体的に説
明したが、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることはいうまでもな
い。
明したが、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることはいうまでもな
い。
第１図は、フリツプチツプ方式のボンデイング
技術を採用したLSIチツプ等の半導体装置の信号
用バンプに対する問題点を説明するための図であ
り、半導体装置の要部の平面図、第２図は、本発
明をフリツプチツプ方式のボンデイング技術を採
用したLSIチツプ等の半導体装置に適用した実施
例の構成を説明するための図であり、その半導
体チツプの要部の平面図、第３図は、本発明をフ
リツプチツプ方式のボンデイング技術を採用した
LSIチツプ等の半導体装置に適用した実施例の
構成を説明するための図であり、その半導体チツ
プの要部の平面図、第４図及び第５図は、本発明
をフリツプチツプ方式のボンデイング技術を採用
したLSIチツプ等の半導体装置に適用した実施例
の構成を説明するための図であり、第４図は、
その導体チツプの要部の平面図、第５図は、第４
図のＡ−Ａ切断線における断面図である。 図中、LSI，Ｃ……半導体チツプ、Ｓ……信号
用バンプ、Ｇ……接地用バンプ、MB……マザー
チツプ基板である。
技術を採用したLSIチツプ等の半導体装置の信号
用バンプに対する問題点を説明するための図であ
り、半導体装置の要部の平面図、第２図は、本発
明をフリツプチツプ方式のボンデイング技術を採
用したLSIチツプ等の半導体装置に適用した実施
例の構成を説明するための図であり、その半導
体チツプの要部の平面図、第３図は、本発明をフ
リツプチツプ方式のボンデイング技術を採用した
LSIチツプ等の半導体装置に適用した実施例の
構成を説明するための図であり、その半導体チツ
プの要部の平面図、第４図及び第５図は、本発明
をフリツプチツプ方式のボンデイング技術を採用
したLSIチツプ等の半導体装置に適用した実施例
の構成を説明するための図であり、第４図は、
その導体チツプの要部の平面図、第５図は、第４
図のＡ−Ａ切断線における断面図である。 図中、LSI，Ｃ……半導体チツプ、Ｓ……信号
用バンプ、Ｇ……接地用バンプ、MB……マザー
チツプ基板である。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプ上に実質的に互いに等しい形状
の複数の突起電極を行列状に規則的に配置してな
るフリツプチツプ型の半導体装置において、行方
向に隣り合う信号電圧印加用突起電極の中間、及
び列方向に隣り合う信号電圧印加用突起電極の中
間にそれぞれ接地電圧印加用突起電極を配置して
なることを特徴とする半導体装置。 ２ 上記の一つの信号電圧印加用突起電極に対し
て斜め方向に隣接しかつ上記接地電圧印加用突起
電極と共に行列状の規則的配列を成す接地電圧印
加用突起電極を配置してなることを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125239A JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125239A JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615549A JPS615549A (ja) | 1986-01-11 |
| JPH053134B2 true JPH053134B2 (ja) | 1993-01-14 |
Family
ID=14905233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125239A Granted JPS615549A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615549A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US5842877A (en) * | 1996-12-16 | 1998-12-01 | Telefonaktiebolaget L M Ericsson | Shielded and impedance-matched connector assembly, and associated method, for radio frequency circuit device |
| US6724084B1 (en) | 1999-02-08 | 2004-04-20 | Rohm Co., Ltd. | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP4497683B2 (ja) * | 2000-09-11 | 2010-07-07 | ローム株式会社 | 集積回路装置 |
| EP1328015A3 (de) * | 2002-01-11 | 2003-12-03 | Hesse & Knipps GmbH | Verfahren zum Flip-Chip-Bonden |
| EP1796160A1 (en) * | 2004-08-20 | 2007-06-13 | Rohm Co., Ltd. | Semiconductor device, power supply apparatus using the same, and electronic device |
| JP5119225B2 (ja) | 2009-09-11 | 2013-01-16 | 株式会社日立製作所 | 半導体実装基板および半導体装置 |
| JPWO2011058688A1 (ja) * | 2009-11-10 | 2013-03-28 | 日本電気株式会社 | 半導体装置及びノイズ抑制方法 |
| JP2015060909A (ja) * | 2013-09-18 | 2015-03-30 | オリンパス株式会社 | 半導体装置 |
| WO2018042518A1 (ja) * | 2016-08-30 | 2018-03-08 | 株式会社日立製作所 | 半導体装置及びプリント基板 |
| WO2023243017A1 (ja) * | 2022-06-15 | 2023-12-21 | 日本電信電話株式会社 | 電子部品パッケージ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574241U (ja) * | 1980-06-10 | 1982-01-09 |
-
1984
- 1984-06-20 JP JP59125239A patent/JPS615549A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615549A (ja) | 1986-01-11 |
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