JPH05313888A

JPH05313888A - 命令バッファ方式

Info

Publication number: JPH05313888A
Application number: JP11621792A
Authority: JP
Inventors: Tsuyoshi Mori; 強森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】本発明は命令をその実行に先立ってメモリか
らバッファに順次取り出す命令バッファ方式に関し、回
路構成を簡単にして、ＬＳＩ化した場合に高集積化が可
能であるとともに、高速に動作する命令バッファ方式を
提供することを目的とする。【構成】プログラムを記憶するメモリと、該メモリよ
り命令の実行に先立って命令を取り出して格納する命令
バッファとを備え、この命令バッファは命令長の最小長
を単位とする幅を持つレジスタファイルあるいはＲＡＭ
を、メモリから一度に命令をフェッチできる幅になるよ
うに並べて構成し、該レジスタファイルあるいはＲＡＭ
をライトポインタおよびリードポインタによって制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム記憶方式の計
算機に係り、特に命令をその実行に先立ってメモリから
バッファに順次取り出す命令バッファ方式に関する。

【０００２】

【従来の技術】プログラム記憶方式の計算機において
は、そのプログラムの実行に際して、マシン命令をメモ
リより取り出す、すなわち命令フェッチを行う必要があ
る。この取り出しは命令の実行の直前において取り出
すことも可能であるが、計算機の性能を上げるために
は、これを前もって取り出して命令バッファと呼ばれる
ＦＩＦＯ（first in first out) 方式のバッファに蓄
え、このバッファから順次命令を取り出して実行する命
令バッファ方式なるものが考案されている。従来では、
この命令バッファはフリップフロップ（以下、ＦＦと記
す）からなるシフトレジスタから構成されていた。

【０００３】従来例として、２バイトを単位としたシフ
トレジスタ構成の命令バッファを以下に示し、各動作に
ついて説明を加える。図１０では、命令長が２バイト単
位で、２，４，及び６バイトという値をとる計算機シス
テムで、命令フェッチを一度に２バイトを単位として最
大８バイトを行うことができ、命令バッファの大きさが
１６バイトである命令バッファの例を示す。

【０００４】図１０に於いて、１００〜１０７はそれぞ
れ２バイトの幅を持つレジスタ、１１０〜１１７はそれ
ぞれレジスタ１００〜１０７の入力セレクタ、１１０−
ｘ〜１１７−ｘはそれぞれセレクタ１１０〜１１７の入
力、２００はフェッチ回路、３００は分岐先フェッチ回
路、４００は有効長制御フラグ群、４１０は有効長更新
回路、５００はシフト量制御回路である。

【０００５】有効長制御フラグ群４００は、シフトレジ
スタの内部において、まだ実行されていない命令を保持
しているレジスタを示すフラグ群のことで、２バイト単
位の各レジスタについてそれぞれ有効フラグを設ける場
合や、先頭からどの位置までが有効であるかを示すポイ
ンタとして構成させる場合などが考えられる。ここで
は、ポインタ方式として、その値によって以下の状態を
示すものとする。

【０００６】

【表１】

【０００７】表１から分かるように、ポインタ（有効長
制御フラグ４００）が０−−−（−はdon't careを表し
ている）なら、レジスタ１００〜１０７の内容は全部無
効である。有効長制御フラグ４００が１００１なら、レ
ジスタ１００の内容だけ有効であり、即ち命令バッファ
の有効長が２バイトである。また、有効長制御フラグ４
００が１０１０なら、レジスタ１００とレジスタ１０１
の内容は有効であり、ほかのレジスタの内容は無効であ
り、即ち命令バッファの有効長が４バイトである。

【０００８】命令フェッチはフェッチ回路２００によっ
て行われ、フェッチ量（フェッチされた命令のバイト
数）が信号５０２によってシフト量制御回路５００、及
び有効長更新回路４１０に送られる。シフト量制御回路
５００は、信号５０２の値、及び有効長フラグ群４００
の値によって以下の表２のように入力セレクタ１１０〜
１１７を制御する。但し、命令バッファの容量（ここで
は１６バイト）を超えるような命令フェッチは発生しな
いものとする。

【０００９】

【表２】

【００１０】表２から分かるように、ポインタ（有効長
制御フラグ４００）が０−−−で、フェッチ量信号５０
２が２バイトなら、レジスタ１００のセレクタ入力１１
０−１を選択し、しかもフェッチ後のポインタの値が０
−−−から１００１にセットされる。もしポインタが０
−−−で、かつフェッチ量信号５０２が４バイトなら、
レジスタ１００のセレクタ入力１１０−１とレジスタ１
０１のセレクタ入力１１１−２を選択し、しかもフェッ
チ後のポインタの値が０−−−から１０１０にセットさ
れる。もしポインタは１００１で、かつフェッチ量信号
５０２は２バイトなら、レジスタ１０１のセレクタ入力
１１１−１を選択し、しかも、フェッチ後のポインタの
値が１００１から１０１０にセットされる。

【００１１】そして、命令が実行される場合には、命令
長に応じて命令バッファを構成するレジスタ１００〜１
０７から命令を読み出して実行する。実行される命令の
命令長は信号５０１によってシフト量制御回路５００、
及び有効長更新回路４１０に送られる。同時に他の命令
に対応するレジスタの値が順次にこの実行されている命
令長と同じ単位でシフトされる。

【００１２】シフト量制御回路５００は、信号５０１の
値によって以下の表３のように、入力セレクタ１１０〜
１１７を制御する。表３から分かるように、実行命令の
命令長を示す信号５０１は２バイトなら、この命令が実
行されてから、レジスタ１００のセレクタ入力１１０−
５、レジスタ１０１のセレクタ入力１１１−５、レジス
タ１０２のセレクタ入力１１２−５、レジスタ１０３の
セレクタ入力１１３−５・・・レジスタ１０６の入力セ
レクタ１１６−５を選択し、また、ポインタの値がこの
命令を実行する前のポインタの値から１を減らしてセッ
トされる。即ち、レジスタ１０１の内容をレジスタ１０
０へ移動し、レジスタ１０２の内容をレジスタ１０１へ
移動し、ポインタの値がこの命令を実行する前のポイン
タの値から１減らしてセットされる。実行命令の命令長
を示す信号５０１が４バイトなら、レジスタ１０２の内
容をレジスタ１０１へ移動し、レジスタ１０３の内容レ
ジスタ１０１へ移動し、レジスタ１０４の内容をレジス
タ１０２へ移動し、しかも、ポインタの値がこの命令を
実行する前のポインタの値から２を減らしてセットされ
る。このポインタの減算原理は表４に示されている。例
えば、ポインタが１００１なら、減算後のポインタ値が
００００になる。但し、命令バッファ内の有効命令長が
実行されるべき命令の命令長に満たない場合には命令の
実行は開始されないものとする。すなわちこの命令の一
部分だけが命令バッファに記憶されているので、この命
令を実行することができない。従って、この命令を再度
メモリからフェッチしなければならない。

【００１３】

【表３】

【００１４】

【表４】

【００１５】実際には命令フェッチと命令の実行開始は
同時に行われる、すなわち、命令を実行しながら、メモ
リから命令を命令バッファへフェッチすることが多く、
実行される命令の命令長とフェッチ量によって表５〜表
８のような制御が行われる。尚、どちらか一方のみが行
われるケースは前述の表２に示した通りである。即ち、
表５〜表８は命令を実行しながら、メモリから命令を命
令バッファへフェッチする場合に実行される命令長と信
号５０１とフェッチ量５０２信号によって、ポインタ４
００と各レジスタのセレクタ入力を制御する関係を示し
ている。例えば、ポインタの値が１００１であり、実行
命令長信号５０１は２バイトであり、フェッチ量信号５
０２は２バイトである場合には、レジスタ１００のセレ
クタ入力１１０−１を選択し、また、更新後のポインタ
の値は１００１となる。

【００１６】

【表５】

【００１７】

【表６】

【００１８】

【表７】

【００１９】

【表８】

【００２０】次に、分岐先命令のフェッチについて説明
する。分岐命令の実行において、分岐が成立した場合に
は、分岐先命令を命令バッファに取り込む必要がある
が、ここではその分岐先命令は、分岐先フェッチ回路３
００でフェッチされるものとする。

【００２１】この分岐先フェッチ回路３００はそのフェ
ッチ量を信号５０３によってシフト量制御回路５００、
及び有効長更新回路４１０に送る。以下の表９には、こ
の分岐先フェッチ量信号５３０が選択されるセレクタ入
力１１０−ｔ，１１１−ｔと１１２−ｔやフェッチ後の
ポインタの値との関係を示している。ここでは、分岐先
命令が命令バッファにある前提とする。分岐先命令を命
令バッファに取り込むのは分岐が成立した場合のみに限
られるため、図示しない分岐判定回路からの分岐判定結
果信号７００がシフト量制御回路５００及び有効長更新
回路４１０に送られる。表５から分かるように、分岐先
フェッチ量信号５０３は２バイトなら、レジスタ１００
のセレクタ入力１１０−ｔを選択し、フェッチ後のポイ
ンタの値が１００１となる。分岐先フェッチ信号５０３
は４バイトなら、レジスタ１００のセレクタ入力１１０
−ｔとレジスタ１０１のセレクタ入力１１１−ｔを選択
し、フェッチ後のポインタの値が１０１０となる。

【００２２】

【表９】

【００２３】分岐先命令の構成方法によっては分岐先命
令もフェッチ回路２００からフェッチされるケース、即
ち、分岐先命令が命令バッファにないケースもあるが、
その場合、分岐成立によってそれまでの命令バッファ内
の値を無効（つまり、有効長フラグ群４００の値を“０
・・・・”）とみなして命令フェッチのケースと同じに
セレクタとポインタを制御すればよい。

【００２４】

【発明が解決しようとする課題】上記の従来の命令バッ
ファにおいては、次のような問題を有する。問題(1) バッファの容量は、命令実行速度（命令の実行が開始さ
れる速度）にもよるが、適度に大きいことが望ましい。
しかし、最近のＬＳＩによっても回路規模は小さいこと
が望ましい。すなわち、回路規模と容量のトレードオフ
を決定することが重要である。しかし、上記の従来の命
令バッファはＦＦ（フリップフロップ）からなるので、
動作の速度は速いが、回路の規模が大きくなる。問題(2) 命令長が固定でない計算機の場合には、バッファ内のシ
フト量も固定でなくなるため、ＦＩＦＯレジスタの構成
が複雑になる。例えば図１０に示すように、このＦＩＦ
Ｏを構成するために、いくつかのセレクタが使われる。
また、ＦＦ間に沢山の配線を必要とする。

【００２５】本発明は、回路構成を簡単にして、ＬＳＩ
化した場合に高集積化が可能であるとともに、高速に動
作する命令バッファ方式を提供することを目的とする。

【００２６】

【課題を解決するための手段及び作用】本発明は上記の
問題点を解決するために、ＦＦに代わり、レジスタファ
イルまたはＲＡＭを使って命令バッファを構成する。こ
のレジスタファイルまたはＲＡＭへ命令を書き込むか又
はレジスタファイルまたはＲＡＭから命令を読み出すた
めに、ライトポインタとリードポインタをセットする。
これらのポインタがあるので、従来のようなＦＦのシフ
ト動作が不要となる。従って、回路の規模が小さくな
る。また、これらのポインタを利用すれば、分岐命令に
ついての処理も容易にできる。レジスタファイルやＲＡ
ＭはＦＦに比べて読み出し速度が遅いので、本発明によ
る命令バッファ方式では、次に実行しようとする命令の
一部または全部をＦＦで記憶する。

【００２７】本発明はレジスタファイルやＲＡＭが、通
常のゲートやＦＦ（Flip-Flop)に比べて高集積であるこ
とを利用するものである。本発明の命令バッファがライ
ト側、リード側の両方を満足させる幅を持つようにレジ
スタファイル（あるいはＲＡＭ）を並べて構成される。
ライト側では、命令長の最小長を単位とする幅を持つレ
ジスタファイル（あるいはＲＡＭ）を、メモリ装置から
一度にフェッチできる幅になるように並べる。例えば
２，４，６バイト長の命令を持つシステムにおいては、
２バイトを単位とし、一度にフェッチできる幅が８バイ
トであれば、最低４個のレジスタファイル（あるいはＲ
ＡＭ）を並べる。

【００２８】リード側では、最大命令長の命令が一度に
読み出させる幅を持つようにレジスタファイル（あるい
はＲＡＭ）を並べる。例えば２，４，６バイト長の命令
を持つシステムにおいて、２バイトを単位とした場合に
は、最低３個のレジスタファイル（あるいはＲＡＭ）を
並べる必要がある。

【００２９】各レジスタファイル（あるいはＲＡＭ）の
容量は、要求される命令バッファの容量として、使用す
るレジスタファイル（あるいはＲＡＭ）の個数と幅で除
した数より大きい（２の累乗算の）ワード数を選ぶ。（例）要求される命令バッファ容量：３０バイト使用するレジスタファイル（ＲＡＭ）の数：４個使用するレジスタファイル（ＲＡＭ）の幅：２バイト３０／４／２＝３．７５→４ワードポインタとして、ライト側およびリード側にレジスタを
設けるが、そのビット幅は命令バッファの総容量をレジ
スタファイル（あるいはＲＡＭ）の幅で除した値をその
組み合わせで表わし得るビット数とする。（例）前記の幅２バイト、ワード数４ワード、個数４で構成さ
れる例の場合、総容量は、２バイト×４ワード×４コ＝３２バイト log2(32/2)≦４よって４ビット幅となる。

【００３０】ライトポインタは、次の命令フェッチで書
き込みを行う先頭位置を示すものである。メモリ装置か
らの転送指示に従って、そのフェッチ量を使用するレジ
スタファイル（あるいはＲＡＭ）の幅で除した数だけ更
新する。

【００３１】リードポインタは、次に実行すべき命令の
先頭位置を示すものである。命令実行制御装置からの命
令実行開始指示に従って、実行が開始された命令の長さ
を使用するレジスタファイル（あるいはＲＡＭ）の幅で
除した数だけ更新する。

【００３２】ライトポインタの値からリードポインタの
値を減じたものが、命令バッファ内の有効な命令列の長
さとなるが、これでは、両方のポインタが同じ値を指し
たときに、それが全てが有効であることを示すのか、全
てが無効であることを示すのか、判定できない。

【００３３】そこで命令バッファ内にフェッチされた有
効な命令が存在することを示す有効フラグを設ける（も
ちろん、命令バッファ内に命令が一杯になったことを示
すフラグを用意してもよい）。

【００３４】次に、ライトアライン及びリードアライン
について説明する。命令バッファ方式では、フェッチデ
ータは複数のレジスタファイル（あるいはＲＡＭ）に分
割して同時にライトする必要がある。フェッチ回路から
送られてくるフェッチデータのバイト位置とライトすべ
きレジスタファイル（あるいＲＡＭ）が常に一致するの
は以下の場合のみである。

【００３５】つまり、フェッチ量が常に一定で、かつ、
その幅がこの命令バッファ方式を構成するレジスタファ
イル（あるいはＲＡＭ）の合計の書き込み幅（２バイト
幅のレジスタファイル（あるいはＲＡＭを４個並べた場
合には８バイト）と同じ場合である。

【００３６】この場合以外ではフェッチデータのバイト
位置とライトすべきレジスタファイル（あるいはＲＡ
Ｍ）は一致しない。例えば、２バイト幅のレジスタファ
イル（あるいはＲＡＭ）をＡ，Ｂ，Ｃ，及びＤの４個並
べた構成の場合、最初に２バイトのフェッチが行われる
と、この２バイトがＡのレジスタファイル（あるいはＲ
ＡＭ）にライトし、続いて４バイトのフェッチが行われ
ると、その最初の２バイトがＢのレジスタファイル（あ
るいはＲＡＭ）に、後半の２バイトはＣのレジスタファ
イル（あるいはＲＡＭ）にそれぞれライトする必要があ
る。

【００３７】また、続いて４バイトのフェッチが行われ
ると、その最初の２バイトが今度はＤのレジスタファイ
ル（あるいはＲＡＭ）にまた後半の２バイトはＡのレジ
スタファイル（あるいはＲＡＭ）にそれぞれライトする
必要がある。

【００３８】このため、フェッチ回路からのフェッチデ
ータを、そのときのライトポインタの値によって並べ替
える回路すなわちライトアラインを設けることとする。
この命令バッファ方式では、レジスタファイル（あるい
はＲＡＭ）からの命令の取り出しはリードポインタの値
によって取り出すべきレジスタファイル（あるいはＲＡ
Ｍ）とそれらのアドレスを指示するとともに、取り出さ
れたデータを正しい順番に並び替えて命令制御装置へ送
る必要がある。この並び替えの回路をリードアラインと
呼ぶことにする。

【００３９】リード側の並び替えが必要な理由は以下の
ような場合で説明できる。２バイト幅のレジスタファイ
ル（あるいはＲＡＭ）をＡ，Ｂ，Ｃ及びＤの４個並べた
構成の場合、最初にＡからの２バイト命令を実行したと
すると、次の命令はＢから開始されることになり、ここ
で４バイト命令が実行される場合には、その命令の最初
の２バイトはＢから、次の２バイトはＣから取り出す必
要がある。また、その次に４バイト命令が実行されるな
らば、その最初の２バイトはＤから、次の２バイトはＡ
から取り出す必要がある。

【００４０】このように実行される命令が取り出される
レジスタファイル（あるいはＲＡＭ）は毎回違うことに
なる。従って、リード側にも、並び替えが必要となる。
命令バッファから命令を取り出す場合には、通常デコー
ドサイクルと呼ばれ、このサイクルにおいてアドレス計
算用の汎用レジスタの読み出しや、マイクロ計算機にお
いてはマイクロ命令の読み出しなど、数多くの処理を行
う必要があるサイクルであり、命令バッファからの命令
取り出し速度によって、マシンサイクルを決定すること
にもなりかねない。しかしながら、一般にレジスタファ
イルやＲＡＭはＦＦに比べて読み出し速度が遅い。従っ
て、単純にＦＦに代わりにＲＡＭまたはレジスタファイ
ルを使うと、命令を命令バッファから読み出す速度が遅
くになってしまう。本発明では、実行が開始される命令
の一部または全部をレジスタファイル（あるいはＲＡ
Ｍ）ではなく、ＦＦ（Flip-Flop)に保持する構成とす
る。これはＦＦ（（Flip-Flop)の読み出しがレジスタフ
ァイルやＲＡＭに比べて高速であることを利用するもの
である。

【００４１】高速化が必要な部分をＦＦとし、命令の実
行開始サイクルの直前に命令バッファ内よりその部分を
セットする。また、レジスタファイル（あるいはＲＡ
Ｍ）で構成された命令バッファのリード側を上記のＦＦ
化の必要な幅だけ余計にリードできるように構成する。

【００４２】ＦＦの容量は、例えば、命令コードの先頭
の１バイトのみを高速化すればよいケースでは、その１
バイトとなる。命令バッファが空の場合、あるいは分岐
先命令のフェッチの場合には、命令バッファへのフェッ
チ時に、最初の命令の該当する部分のフェッチデータを
ＦＦにセットする。命令バッファに命令が詰まっている
場合には、命令が開始されたときに、その次の命令の該
当する部分を前述のリード側に設けた部分からＦＦにセ
ットする。

【００４３】命令バッファから読み出し制御を行うため
には、レジスタファイル（あるいはＲＡＭ）で構成され
た命令バッファのリード側は、前述の最大命令長によっ
て決定した読み出し幅をこのＦＦで構成する部分の長さ
に合わせるように拡張される。

【００４４】例えば、前述の例によって１バイト幅のレ
ジスタファイル（あるいはＲＡＭ）を３個並べた場合
に、１バイトのＦＦ化が必要なケースではもう１つのレ
ジスタファイル（あるいはＲＡＭ）を追加し、また、３
バイトのＦＦ化が必要なケースではもう２つのレジスタ
ファイル（あるいはＲＡＭ）を追加する。

【００４５】また、本発明によって、ライトポインタと
リードポインタを用いることに応じて、新たな分岐先命
令のフェッチの手法を用いた。すなわち、通常の命令先
取りのためのフェッチ手段からのフェッチと分岐先命令
列のフェッチ手段からのフェッチを選択して命令バッフ
ァに格納する手段を設け、ライトポインタ／リードポイ
ンタ／有効フラグを分岐判定動作に加味したものとす
る。例えば、分岐判定サイクルと分岐先命令列のフェッ
チが同じサイクルなどの場合、その分岐判定が成立する
場合には分岐先命令列のフェッチ手段からのフェッチデ
ータを命令バッファに登録するが、その際のライトアド
レスを０番地からにし、リードポインタをそのアドレス
にセットし、ライトポインタはフェッチ量を加算したも
のとすることで、直前まで命令バッファ内に存在してい
た命令列をキャンセルする。

【００４６】

【実施例１】（命令バッファの幅がフェッチ量に等しい幅を持つケー
スの実施例）図１は、命令長の最小単位が２バイト、一
度にフェッチできる幅が８バイト、最大命令長が６バイ
ト、高速化のために命令の先頭の１バイトをＦＦで構成
する命令バッファの実施例を示す。

【００４７】ライト側の条件としては、２バイト幅のレ
ジスタファイル６００，６１０，６２０，６３０（ある
いはＲＡＭ：以下これをＲＦと表記する。）を８バイト
幅になるように４個以上並べる必要がある。

【００４８】リード側の条件としては、２バイトを単位
とすると、最大命令長の６バイトと、次の命令のための
１バイトを同時に読み出せるように４個以上のＲＦ６０
０，６１０，６２０，６３０を並べる必要がある。

【００４９】容量としては、ライト／リード側の条件に
よって、２バイト幅のＲＦを４個以上並べる必要があ
る。必要以上に並べることもないので個数は４とする。
２バイト幅のＲＦを４個並べると、このＲＦはワード数
から以下のような容量を選択できることになる。表１０
は本実施例の場合にワード数と総容量の対応関係を示し
ている。例えば、ワード数を４とすると、総容量が３２
バイトとなる。

【００５０】

【表１０】

【００５１】図１の構成ではワード、総容量３２バイト
を選択する。すなわち、一度にフェッチする幅が８バイ
トであるので、一度にフェッチできる幅は１ワードとな
る。この実施例では命令バッファの総容量は４ワードと
しているので、２バイト幅のＲＦを四つ並べて構成され
る基本単位を更に四つ横に並べて命令バッファを構成す
る。なお、図１中のＲＦ６００，６１０，６２０及び６
３０の中に示される（０），（１），・・・（ｆ）はＲ
Ｆ内の各ワードにつけられた名前であり、これは丁度
（０），（１），・・・（ｆ）続いて（０），（１），
・・・というように循環レジスタ（すなわちモードは１
６である）を構成していることになる。ポインタ図１に
示すような１６個の最小単位（０），（１），・・・
（ｆ）をアドレッシングすることを可能とするためにポ
インタ（ライトポインタ７００及びリードポインタ８０
０）の幅は４ビットであることになる。

【００５２】ライトポインタ７００は、次の命令のフェ
ッチで書き込みを行う先頭位置を示すものである。フェ
ッチ回路２００における信号２０１で示されるフェッチ
量に応じて＋１（２バイトフェッチの場合）、＋２（４
バイト）、＋３（６バイト）、及び＋４（８バイト）す
る回路７０５を設ける。すなわちある命令を書き込んで
から、その書き込んだ命令の長さ（バイト数）をライト
ポインタ７００に加える。

【００５３】ライトアドレス回路７０１は、このポイン
タの値によってＲＦのライトアドレス及びライトイネー
ブル信号を制御する。ＲＦ６００，６１０，６２０，及
び６３０に対するライトアドレスはそれぞれ６０１，６
１１，６２１，及び６３１で、またライトイネーブルは
それぞれ６０２，６１２，６２２，及び６３２で示され
る。

【００５４】ライトポインタ７００とライトアドレス６
０１，６１１，６１２及び６３１と、及びライトイネー
ブル６０２，６１２，６２２，及び６３２の関係を図２
に示す。すなわちアドレス６０１，６１１，６２１，及
び６３１はそれぞれＲＦ６００（（０），（４），
（８），（ｃ））、ＲＦ６１０（（１），（５），
（９），（ｄ））、ＲＦ６２０（（２），（６），
（ａ），（ｅ））及びＲＦ６３０（（３），（７），
（ｂ），（ｆ））をポイントする局所アドレスである。
これらのアドレス６０１，６１１，６２１及び６３１の
値はライトポインタ７００に対応して計算される。

【００５５】図２はこの計算関係を示す。例えば、ライ
トポインタ７００は００００なら、ＲＦ６００、ＲＦ６
１０、ＲＦ６２０及びＲＦ６３０のアドレス６０１、６
１１、６１２及び６３１はそれぞれ０，０，０，０，で
ある。６０１が０であるということはアドレス６０１が
ＲＦ６００のワード（０）を指すことを意味する。６１
１が０であるということはアドレス６１１がＲＦ６１０
のワード（１）を指すことを意味する。ライトポインタ
７００によって、各ＲＦのアドレスが選択されたが、各
ＲＦのライトイネーブル信号によって、各ＲＦへ命令を
書き込むかどうかのを決める。これらのライトイネーブ
ル信号が図２の２番目の表によって決められる。例え
ば、フェッチ量信号２０１（表２の（２））が００な
ら、かつライトポインタの下位２ビット（表２の
（１））が００なら、ＲＦ６００、ＲＦ６１０、ＲＦ６
２０及びＲＦ６３０のライトイネーブル信号６０２、６
１２、６２２、６３２がそれぞれ１、０、０、０とな
る。即ち、ＲＦ６００だけを選択する。

【００５６】リードポインタ８００は、次に実行すべき
命令の先頭位置を示すものである。図示しない命令実行
制御部からの指示で命令が実行される場合、その命令の
命令長（通常これは実行される命令の命令コードから判
明するため、この例では命令の取り出しを制御するリー
ドアライン回路１０００からの信号１００１で示され
る）に応じて、＋１（２バイト命令の場合）、＋２（４
バイト）、及び＋３（６バイト）する回路８０５を設け
る。すなわちある命令を読み出してから、この読み出し
た命令の長さ（バイト数）をリードポインタ８００に加
える。

【００５７】リードアドレス回路８０１は、このポイン
タの値によってＲＦのリードアドレスを制御する。ＲＦ
６００，６１０，６２０，及び６３０に対するリードア
ドレスはそれぞれ６０３、６１３，６２３，及び６３３
で示される。リードアドレス回路８０１とライトアドレ
ス６０３，６１３，６２３，及び６３３との関係を図５
に示す。リードアドレス６０３，６１３，６２３，及び
６３３はそれぞれＲＦ６００，ＲＦ６１０，ＲＦ６２０
及びＲＦ６３０にポイントする局所アドレスである。図
５から分かるように、リードポインタ８００が００００
なら、ＲＦ６００、ＲＦ６１０、ＲＦ６２０及びＲＦ６
３０のリードアドレス６０３、６１３、６２３及び６３
３がそれぞれ０、０、０、０、である。６０３が０であ
るということはリードアドレス６０３がＲＦ６００のワ
ード（０）を指すことを意味する。６１３が０であると
いうことはリードアドレス６１３がＲＦ６１０のワード
（１）を指すことを意味するなど。

【００５８】有効フラグ１１５０は、命令バッファ内に
有効なデータを保持していることを示すフラグであり、
このフラグが０の場合には有効なデータを保持していな
いものとする。

【００５９】有効フラグ１１５０は有効フラグ更新回路
１１５５でその値が決定されるが、有効フラグ更新回路
１１５５にはフェッチ量信号２０１、実行命令長信号１
００１のほかに、ライトポインタ７００、リードポイン
タ８００、また分岐命令の分岐成立などによって強制的
に命令バッファの内容を無効化させる信号１１５９が与
えられている。

【００６０】このフラグの更新条件を以下に示す。（セット条件）〔（分岐判定でない）＋（分岐不成立）〕＆〔（命令バッファ内に保持されているバイト数）＋（ライトされるバイト数） −（実行が開始される命令長）＞０〕＋〔分岐成立〕＆〔分岐先フェッチが行われる〕（リセット）〔（分岐判定でない）＋（分岐不成立）〕＆〔（命令バッファ内に保持されているバイト数）＋（ライトされるバイト数） −（実行が開始される命令長）＝０〕＋〔分岐成立〕＆〔分岐先フェッチが行われない〕命令バッファ内に保持されているバイト数はライトポイ
ンタ７００、リードポインタ８００の差、及び有効フラ
グ１１５０の値から図７のように求めることができる。

【００６１】フェッチ回路２００から送られてくるフェ
ッチデータ２１０をＲＦにライトできるように並び替え
るライトアライン回路９００は、ＲＦ６００，６１０，
６２０、及び６３０のためのライトデータをそれぞれ９
１０，９１１，９１２、及び９１３に出力する。

【００６２】ライトアライン回路９００は、フェッチ量
２０１，ライトポインタ７００の値で制御されるが、フ
ェッチ回路２００の構成次第ではフェッチ回路２００か
ら送られてくる先頭位置アドレス２１１も必要となる。

【００６３】フェッチ回路２００からフェッチデータと
しては図４(a) のようにフェッチデータ線２１０のバイ
ト０には常にフェッチの先頭データが送られてくる場合
には、ライトアライン回路９００は図３のライトアライ
ン（Ａ）のように制御すればよい。この場合には、専ら
ライトポインタの下位２ビットのみがその制御に使用さ
れることになる。−一方、フェッチ回路２００からフェ
ッチデータがフェッチデータ線２１０に図４(b) のよう
に送られてくる場合、ライトアライン回路９００は図３
のライトアライン（Ｂ）のように制御すればよい。即
ち、図３は並び替えためのライトアライン回路９００の
動作を示している。次には、この動作をより詳しく説明
する。

【００６４】フェッチ回路２００からの転送データの先
頭が必ずバイト０にある場合（Ａ）には、フェッチ量信
号２０１の値（００：２バイト，０１：４バイト，１
０：６バイト，１１対８バイト）で指定されたバイト数
だけでフェッチ回路２００からの転送データをライトア
ライン回路９００の出力９１０，９１１，９１２または
９１３に送出する。また、転送データのバイトと出力９
１０，９１１，９１２及び９１３との対応関係は、ライ
トポインタの下位２ビット（図３中の（２））によって
決められる。例えば、図３のライトライン（Ａ）から分
かるように、ライトポインタ７００の下位２ビット（図
３の（１））が００で、かつフェッチ量信号２０１（図
３の（２））が０１なら、フェッチされたデータの先頭
２バイト（Ｉ０１）を９１０へ出力し、転送されたデー
タの後２バイト（Ｉ２３）を９１１へ出力する。また、
ライトポインタ７００の下位２ビット（図３の（１））
が０１で、かつフェッチ量信号２０１（図３の（２））
が０１なら、転送されたデータの先頭２バイト（Ｉ０
１）を９１１へ出力し、転送されたデータの後２バイト
（Ｉ２３）を９１２へ出力する。

【００６５】一方、フェッチ回路２００からの転送デー
タの先頭バイトが必ずしもバイト０ではない場合（Ｂ）
には図３のライトアライン（Ｂ）に示されるように、フ
ェッチ位置信号２１０の値（００：バイト０が先頭、０
１：バイト２が先頭、１０：バイト４が先頭、１１：バ
イト６が先頭）に指定された先頭バイトの位置とはライ
トポインタの下位２ビットによって、ライトアライン回
路９００が転送されたデータを並び替える。例えば、フ
ェッチ位置信号２１１（図３の（３））が０１なら、図
４（ｂ）に示されるように、先頭バイトがバイト２にあ
る。この場合には、もしライトポインタの下位２ビット
（図３の（１））が００なら、転送されたデータのＩ２
３号（実は先頭２バイトである）を出力線９１０へ出力
し、Ｉ４５を出力線９１１へ出力し、Ｉ６７を出力線９
１２へ出力し、Ｉ０１を出力線９１３へ出力する（この
場合には、並び替える動作が表している）。もしライト
ポインタの下位２ビットが０１なら、転送されたデータ
のＩ２３（実は先頭２バイトである）を出力線９１１へ
出力し、Ｉ４５を出力線９１２へ出力し、Ｉ６７を出力
線９１３へ出力し、Ｉ１２を出力線９１０へ出力する。
即ち、フェッチされたデータの先頭位置信号２１１とラ
イトポインタの下位２ビットによって、ライトアライン
回路９００はフェッチされたデータを並び替える。図４
の（ａ）は、図３（Ａ）の場合にフェッチ回路２００に
あるデータとフェッチ量を示す図であり、図４の（ｂ）
は図３（Ｂ）の場合にフェッチ回路２００にあるデータ
とデータの先頭位置およびフェッチ量を示す図である。
リードアライン回路１０００ＲＦ６００，６１０，６２
０，及び６３０から取り出された命令列はこのリードア
ライン回路１０００で並び替えられて図示しない命令実
行制御部に送られる。リードアライン回路１０００で
は、取り出すべき命令の先頭部分を出力線１０１０に、
また次の部分を出力線１０１１に、またその次の部分を
出力線１０１２にそれぞれ出力する。（出力線１０１
１，出力線１０１２を必要とするかは取り出すべき命令
の最大長による。この例では最小単位を２バイトとし、
最大６バイトの命令があることを想定しているため、出
力線１０１０，出力線１０１１，出力線１０１２という
２バイト幅の出力を３組設定している。）リードアライ
ン回路１０００での並び替え制御は、リードポインタ８
００の値によって行われる。

【００６６】高速化レジスタ１１００を持つ構成におい
ては、実行のために取り出される命令に続く部分を取り
出して高速化レジスタに送る必要があるが、このために
リードアライン回路１０００に出力１０２０を設ける。

【００６７】この出力１０２０は、リードポインタ８０
０の値と通常取り出された命令の命令コードから判明す
る命令長によって制御される。これらの制御のようすを
図６に示す。すなわち、リードポインタの下位２ビット
（図６の（１））と命令長信号１００１（図６の
（２））によってリードアライン回路の出力１０１０，
１０１１，１０１２及び１０２０は、命令バッファの出
力ＲＦ６００，６１０，ＲＦ６２０，ＲＦ６３０との対
応関係（１対１ではない）を示している。例えば、リー
ドポインタの下位２ビット（図６の（１））が００な
ら、かつ命令長信号１００１が０１（２バイト）なら、
ＲＦ６００の出力を１０１０へ出力し、ＲＦ６１０の出
力を１０１１へ出力し、ＲＦ６２０の出力を１０１２へ
出力する。また、ＲＦ６１０の出力を１０２０へ出力
し、即ち、次に実行すべき命令・先頭２バイトを１０２
０へ出力して、高速レジスタ１１６０へ書き込む。リー
ドポインタの下位２ビットが０１なら、かつ命令長信号
１００１が１６（４バイト）なら、ＲＦ６１０の出力を
１０１０へ出力し、ＲＦ６２０の出力を１０１１出力
し、ＲＦ６３０の出力を１０１２へ出力する。またＲＦ
６３０の出力を１０２０へ出力する。この場合には、並
び替える動作が表している。

【００６８】命令バッファからの命令読み出しを高速化
するため、命令バッファの先頭部分（ここでは前述のよ
うに１バイトとする）をラッチするレジスタである。こ
のレジスタには、ライトアライン回路９００の出力９１
０（詳細後述）の先頭の１バイトとリードアライン回路
１０００の出力１０２０（１バイト幅）が選択的に入力
される。

【００６９】ＲＡＭはレジスタより命令を読み出す速度
が遅いので、命令バッファの先頭部分をレジスタにラッ
チする。このレジスタの内容はリードアライン回路１０
００の出力１０２０またはライトアライン回路９００の
出力９１０の先頭の１バイトである。通常はこのレジス
タの内容をリードアライン回路１０００の出力１０２０
である。分岐命令が分岐成立の場合にはすなわちバッフ
ァ内の命令が無効である場合には、このレジスタの内容
はライトアライン回路９００の出力９１４にセットされ
る。

【００７０】次に、図１を参照して命令バッファの全体
の動作について説明する。制御（初期値）ライトポインタ７００＝００００リードポインタ８００＝００００有効フラグ１１５０＝０命令フェッチフェッチ回路２００からのフェッチが行われると、命令
バッファは図示されない信号でこれを知り、ＲＦ６００
〜６３０へのライトとライトポインタ７００及び有効フ
ラグ１１５０の更新を行う。

【００７１】ライトアドレスとライトイネーブルの制御
については図２から分かるように、ライトアドレス回路
７０１はライトポインタによって、ＲＦ６００，ＲＦ６
１０，ＲＦ６２０トＲＦ６３０のそれぞれのライトアド
レスを決定する。また、このライトアドレス回路７０１
はライトポインタとフェッチされる命令の命令長によっ
てこれらのＲＦ６００，ＲＦ６１０，ＲＦ６２０とＲＦ
６３０のライトイネーブル信号を制御する。有効フラグ
１１５０は、フェッチが行われる場合には通常オンとな
る。これは前述の式においてライトされるバイト数が０
以上のとき、実行される命令長はすでに命令バッファ内
に保持されたバイト数以下でしかないためである。

【００７２】高速化レジスタに、ライトアライン回路９
００の出力である９１０の最初の１バイトを直接ライト
するのは命令バッファが空の場合、及び実行される命令
の命令長が保持されているバイト数に等しい場合、及び
分岐先命令のフェッチの場合のみである。これは、高速
化レジスタ１１００に保持される値が実行される命令の
先頭バイトであることから、通常の命令バッファ内に命
令が保持されている場合には、リードアライン回路１０
００の出力１０２０から実行される命令の続きの部分の
１バイトを得てこれをセットし、命令バッファが空の場
合にはフェッチされた命令バッファに書き込まれるとき
にその先頭部分をこれにセットし、また命令の実行に伴
ってちょうド命令バッファが空になる場合のフェッチで
はこのフェッチデータが次の命令の先頭部分となるため
にこれをセットし、また、分岐が成立した時には今まで
保持されていた非分岐側の命令を破棄し、新たにフェッ
チされた分岐先命令が次に実行されるため、その先頭部
分をセットすることによる。通常命令の実行通常命令の長さはその命令コードをみることで判明す
る。例えば命令コードの最初の２ビットの値によって以
下のようにその命令長を知ることができる。

【００７３】

【表１１】

【００７４】この命令長が命令バッファ内に保持されて
いるバイト長以下で、かつ、その他の命令開始条件が整
ったとき、図示しない命令実行制御部から命令の取り出
しが指示され、リードポインタ８００、有効フラグ１１
５０、及び高速化レジスタ１１００が更新される。リー
ドアドレスの制御は図５に示す。リードアライン回路の
制御は図６に示す。即ち、図５から分かるように、リー
ドアドレス回路８０１はリードポインタによって各ＲＦ
の局所リードアドレスを決定する。また、図６から分か
るように、リードアライン回路１０００はリードポイン
タと命令長信号によって、リードアライン回路を制御す
る。分岐命令の実行分岐命令の実行で分岐が不成立の場合には通常の命令の
フェッチ及び実行が行われる。分岐命令の実行で分岐が
成立した場合には、次のような制御が行われる。分岐成功時に分岐先フェッチがあるケースこれは分岐判定サイクルで分岐が成立した場合、そのサ
イクルにフェッチ回路２００からのフェッチデータが分
岐先のものである構成の場合をいう。データライトとポインタ操作フェッチ回路２００からはフェッチデータ２１０、フェ
ッチ量２０１、及びフェッチ位置２１１が送られてくる
ことは通常のフェッチのケースと同じとする。ライトイ
ネーブル、ライトポインタ、リードポインタの制御には
複数の方法が考えられるがここでは以下の３つの例を挙
げることにする。（第１の例）ライト位置をそのときのライトポインタの
値から、通常の場合と同じく図２のように制御し、更新
前のライトポインタの値を新しいリードポインタの値と
する方法。

【００７５】この方法はライト位置を通常の方法と同じ
方法で行い、リードポインタをライトした位置にするこ
とによって次に実行すべき命令の先頭をいまライトした
位置とする方法である。（第２の例）ライトアドレスを０に固定し、ライトアド
レス及びライトイネーブルを図２のライトポインタが０
０００のケースて制御し、ライトポインタをフェッチ量
だけ更新し、リードポインタは００００にする方法。

【００７６】この方法は分岐成立によってポインタを初
期化したように動作させる方法である。（第３の例）フェッチ量２０１，及びフェッチ位置２１
１から図８のようにライトアドレス、ライトイネーブル
を制御し、ライトポインタ、リードポインタを更新する
方法。すなわちフェッチ位置２１１はバイト０ならば、
リードポインタを０にセットし、バイト２ならば１にセ
ットし、バイト４ならば２にセットし、バイト６ならば
３にセットする。また、ライトポインタは（（リードポ
インタ）＋フェッチ量／２）と等しい値でセットされ
る。例えば、フェッチ位置信号２１１がバイト２なら、
かつフェッチ量信号２０１から４バイトなら、リードポ
インタを１にセットし、ライトポインタを（１＋４／
２）でセットする。同時に、ＲＦ６００、ＲＦ６１０、
ＲＦ６２０およびＲＦ６３０のライトアドレスがそれぞ
れ１、０、０、０にセットされ、ＲＦ６００、ＲＦ６１
０、ＲＦ６２０及びＲＦ６３０のライトイネーブル信号
がそれぞれoff,on,on,off にセットされる。即ち、４バ
イトデータをそれぞれＲＦ６１０の０位置とＲＦ６２０
の０位置に書き込む。

【００７７】フェッチ量＝０：００，１：０１，２：１
０，３：１１である。この方法はフェッチデータを実質
的に並び替えない方法であり、図８に示すように、フェ
ッチ回路２００からフェッチされたデータを順序を変わ
らないままにＲＦ６００，ＲＦ６１０，ＲＦ６２０及び
ＲＦ６３０に書き込むので、ライトアライン回路９００
ではフェッチデータを並び替える必要はない。従ってフ
ェッチ動作が早く終了する。この第三の手法は分岐成立
時のフェッチ動作に時間的余裕がないケースで有効であ
る。従って、次の命令をフェッチするのに要する時間は
厳しい場合に有効である。

【００７８】

【実施例２】命令バッファの幅がフェッチ量より広い書き込み幅を持
つケースの実施例図９は８バイト幅でフェッチできるマシンにおいて、４
ワード２バイト幅のレジスタファイルを５個並べたこ
とによって書き込み幅が１０バイト命令バッファを示し
ている。この命令バッファの容量は２０ワードとなっ
た。なお、実施例２中のＲＦ６００，６１０，６２０，
６３０及び６４０の中に示される（０），
（１），．．．．，（１９）は図１の場合と同じく、Ｒ
Ｆ内の各ワードにつけられた名前であり、これはちょう
ど（０），（１），．．．．，（１９）つづいて
（０），（１），．．．というように、環レジスタを構
成していることになる。実施例２は実施例１と異なるの
はＲＦ６４０を使っている点である。これに伴って、ア
ドレスの生成やライトイネーブルの生成やライトアライ
やリードアラインなどが変る必要がある。図９において
は、図１と同じ部分は同じ番号を使っている。次には、
実施例２の各部分を実施例１の説明より簡単に説明す
る。

【００７９】２０ワードをアドレスするために、ポイン
タは５ビット構成となる。また、ここではひとつの例と
して表１２に示されるようなポインタとアドレスの関係
を使用することにする。

【００８０】

【表１２】

【００８１】この表１２に示されている関係はポインタ
の上位２ビットは各ＲＦ内のアドレスを指し、下位３ビ
ットはＲＦの位置を示している。本実施例２では、命令
バッファの幅が１０バイトであり、フェッチ量の幅が８
バイトので、５つのＲＦ中には、必ず１つのＲＦが使わ
れない。この点において、本アドレスの生成方法（表１
２）は実施例１のアドレスの生成方法（図２と図５）と
異なる。表１２には、（）を付かれたアドレスに対応
するＲＦがこの使われていないＲＦである。また、この
（）内の値がデーコードし易い値である。本実施例２
では、リードアドレスとライトアドレスがこの表１２に
より生成される。

【００８２】ライトポインタ７００は次の命令フェッチ
で書き込みを行う先頭位置を示すものである。フェッチ
回路２００から示されるフェッチ量（信号２０１で示さ
れる）に応じて、＋１（２バイトフェッチの場合），＋
２（４バイト），＋３（６バイト），及び＋４（８バイ
ト）する回路７０５を設ける。

【００８３】ライトアドレス回路８０１は、このポイン
タの値によってＲＦのライトアドレス及びライトイネー
ブル信号を制御する。ＲＦ６００，６１０，６２０，６
３０，及び６４０に対するライトアドレスはそれぞれ６
０１，６１１，６２１，６３１，及び６４２で示され
る。ライトイネーブルはそれぞれ１０２，１１２，１２
２，ライトポインタ８００とライトイネーブル６０２，
６１２，６２２，６３２，及び６４２の関係は表１３に
示す。

【００８４】

【表１３】

【００８５】リードポインタ８００は、次に実行すべき
命令の先頭位置を示すものである。図示しない命令実行
制御部からの指示で命令が実行される場合、その命令の
命令長（通常これは実行される命令の命令コードから判
明する為、この例では命令の取り出しを制御するリード
アライン回路６００からの信号６０１で示される）に応
じて、＋１（２バイト命令の場合），＋２（４バイ
ト），及び＋３（６バイト）する回路８０５を設ける。

【００８６】リードアドレス回路８０１は、このポイン
タの値によってＲＦのリードアドレスを制御する。ＲＦ
６００，６１０，６２０，及び６３０に対するリードア
ドレスはそれぞれ６０３，６１３，６２３，６３３，及
び６４３で示される。これらの関係はライトポインタの
それと同じであり、表１２の関係を使用できる。

【００８７】有効フラグ１１５０は命令バッファ内に有
効なデータを保持していることを示すフラグであり、こ
のフラグが０の場合には有効なデータを保持していない
ものとする。

【００８８】有効フラグ１１５０は有効フラグ更新回路
１１５５でその値が決定されるが、有効フラグ更新回路
１１５５にはフェッチ量信号２０１，実行命令信号１０
０１の他に、ライトポインタ７００，リードポインタ８
００，また分岐命令の分岐成立などによって強制的に命
令バッファの内容を無効化させる信号１５９が与えられ
ている。

【００８９】このフラグの更新条件については実施例１
と同じである。命令バッファ内に保持されているバイト
数はライトポインタ７００，リードポインタ８００，及
び有効フラグ１１５０の値からは表１４〜表１７のよう
に求めることができる。

【００９０】

【表１４】

【００９１】

【表１５】

【００９２】

【表１６】

【００９３】

【表１７】

【００９４】高速化レジスタ１１００は命令バッファか
らの命令読み出しを高速化するため、命令バッファの先
頭部分（ここでは前例と同様に１バイトとする）をラッ
チするレジスタである。

【００９５】このレジスタには、フェッチ回路２００の
先頭の１バイト（後述）とリードアライン回路１０００
の出力６２０（１バイト幅）が選択的に入力される。ラ
イトアライン回路９００は、フェッチ量２０１，ライト
ポインタ７００の値で制御されるが、フェッチ回路２０
０の構成次第では、フェッチ回路２００から送られてく
る先頭位置アドレス２１１も必要となる。

【００９６】フェッチ回路２００からフェッチデータが
４（ａ）のようにフェッチデータ線２１０のバイト０に
は常にフェッチの先頭データが送られてくる場合には、
ライトアライン回路９００は表１８のライトアライン
（Ａ）のように制御すればよい。この場合には専らライ
トポインタの下位３ビットのみがその制御に使用される
ことになる。

【００９７】

【表１８】

【００９８】一方、フェッチ回路２００からフェッチデ
ータがフェッチデータ線２１０に図４（ｂ）のように送
られてくる場合、ライトアライン回路９００は表（１
１）のライトアライン（Ｂ）のように制御すればよい。
表１９のライトアライン（Ａ）制御関係とライトアライ
ン（Ｂ）の制御関係は、それぞれ実施例１の図３のライ
トアライン（Ａ）の制御関係とライトアライン（Ｂ）の
制御関係とそれぞれ違う。

【００９９】

【表１９】

【０１００】高速化レジスタ１１００へ送る先頭バイト
１０２０とは、フェッチデータの先頭の１バイトであ
り、（Ａ）のタイプのアラインでは常にバイト０の値
が、（Ｂ）のタイプのアラインではフェッチ位置のバイ
トがそれぞれ送られる。

【０１０１】ＲＦ６００，６１０，６２０，６３０，及
び６４０から取り出された命令列はリードアライン回路
１０００で並び替えられて図示しない命令実行制御部に
送られる。

【０１０２】リードアライン回路１０００では、取り出
すべき命令の先頭部分を６１０に、また次の部分を６１
１に、またその次の部分を６１２にそれぞれ出力する。
出力線６１１，出力線６１２などを必要とするかは取り
出すべき命令の最大長による。この例では最小単位を２
バイトとし、最大６バイトの命令があることを想定して
いる為、６１０，６１１，６１２という２バイト幅の出
力を３組設定している。

【０１０３】リードアライン回路６００での並び替え制
御は、リードポインタ８００の値によって行われる。高
速化レジスタ１１００を持つ構成においては、実行のた
めに取り出される命令に続く部分を取り出して高速化レ
ジスタに送る必要があるが、この為にリードアライン回
路１０００に出力１０２０を設ける。

【０１０４】これらの制御の様子を表２０に示す。実施
例２のリードアラインの制御関係を表１２に、命令バッ
ファ内の命令保持量を表１３に示すが、これらは実施例
１の説明から明らかであるから説明を省略する。

【０１０５】

【表２０】

【０１０６】

【発明の効果】本発明によれば、命令バッファをレジス
タファイルあるいはＲＡＭで構成したので、高集積化が
可能となる。また、本発明では高速化の必要な部分はＦ
Ｆで構成したので、高集積化したうえに高速化を図るこ
とができる。

【０１０７】さらに、本発明によって命令バッファをレ
ジスタファイルあるいはＲＡＭで構成した場合にも分岐
命令の効率的な処理を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１である。

【図２】ライトアドレス回路７０１の制御を示してい
る。

【図３】ライトアライン回路９００の制御を示してい
る。

【図４】フェッチ量とフェッチ位置によってフェッチ線
２１０にあるデータの分布状態を示している。

【図５】リードアドレス回路５０１の制御を示してい
る。

【図６】リードアライン回路１１００の制御を示してい
る。

【図７】ライトポインタとリードポインタの差と命令バ
ッファにあるバイトの数の対応関係を示している。

【図８】分岐成立時にライト側に並び替えがいらないラ
イト，ポインタの制御を示している。

【図９】本発明の実施例２である。

【図１０】従来の例である。

【符号の説明】

２００フェッチ回路６００，６１０，６２０，６３０レジスタファイ
ル７００ライトポインタ７０１ライトアドレス回路８００リードポインタ８０１リードアドレス回路９００ライトアライン回路１０００リードアライン回路１１００高速化レジスタ１１５０有効フラグ１１５５有効フラグ更新回路

Claims

【特許請求の範囲】

【請求項１】プログラムを記憶するメモリと、該メモ
リより命令の実行に先立って命令を取り出して格納する
命令バッファとを備え、この命令バッファは命令長の最
小長を単位とする幅を持つレジスタファイルあるいはＲ
ＡＭを、メモリから一度に命令をフェッチできる幅にな
るように並べて構成し、該レジスタファイルあるいはＲ
ＡＭをライトポインタおよびリードポインタによって制
御することを特徴とする命令バッファ方式。
【請求項２】前記命令バッファは、実行が開始される
命令の一部または全部を格納するフリップフロップを有
することを特徴とする請求項１記載の命令バッファ方
式。
【請求項３】分岐命令の実行に際して、分岐判定と同
じサイクルまたはそれ以前のサイクルで分岐先命令列の
フェッチを行うパイプライン制御方式にあって、分岐成
立時にポインタ制御によってすでにフェッチされている
非分岐側の命令列を無効化することを特徴とする請求項
１記載の命令バッファ方式。
【請求項４】メモリからのフェッチ量が一定でない、
あるいは命令バッファの幅が一度にフェッチされる幅よ
りも大きい場合に、そのフェッチ量とライトポインタの
値からフェッチデータを並び替えて目的のレジスタファ
イルあるいはＲＡＭにライトすることを特徴とする請求
項１記載の命令バッファ方式。
【請求項５】実行すべき命令をレジスタファイルある
いはＲＡＭから取り出す際にリードポインタの値によっ
て並び替えながら取り出すことを特徴とする請求項１記
載の命令バッファ方式。