JPH05314657A - データ復号装置 - Google Patents
データ復号装置Info
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- JPH05314657A JPH05314657A JP4105699A JP10569992A JPH05314657A JP H05314657 A JPH05314657 A JP H05314657A JP 4105699 A JP4105699 A JP 4105699A JP 10569992 A JP10569992 A JP 10569992A JP H05314657 A JPH05314657 A JP H05314657A
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Abstract
(57)【要約】
【目的】 磁気記録再生装置において、シリアルパラレ
ル変換回路を不要にする。 【構成】 パーシャルレスポンスクラスIV（１，０，−
１）を変調符号として記録した磁気ディスクから再生し
た信号を復号するとき、データをＲＡＭ１８に１ビット
ずつ書き込む。このときの書込アドレスは、カウンタ１
５、ラッチ回路１６、セレクタ１７により発生する。ま
たＲＡＭ１８に書き込まれたデータを読み出すとき、カ
ウンタ１９より読出アドレスを発生する。このときＲＡ
Ｍ１８より８ビットのデータを同時に読み出すようにす
る。これにより、後段にシリアルパラレル変換回路を設
ける必要がなくなる。
ル変換回路を不要にする。 【構成】 パーシャルレスポンスクラスIV（１，０，−
１）を変調符号として記録した磁気ディスクから再生し
た信号を復号するとき、データをＲＡＭ１８に１ビット
ずつ書き込む。このときの書込アドレスは、カウンタ１
５、ラッチ回路１６、セレクタ１７により発生する。ま
たＲＡＭ１８に書き込まれたデータを読み出すとき、カ
ウンタ１９より読出アドレスを発生する。このときＲＡ
Ｍ１８より８ビットのデータを同時に読み出すようにす
る。これにより、後段にシリアルパラレル変換回路を設
ける必要がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、磁気テープ、磁気ディ
スクなどにデータをデジタル的に記録、再生する磁気記
録再生装置に用いて好適なデータ復号装置に関する。
スクなどにデータをデジタル的に記録、再生する磁気記
録再生装置に用いて好適なデータ復号装置に関する。
【０００２】
【従来の技術】磁気記録装置においては、変調符号とし
てパーシャルレスポンスクラスIV（１，０，−１）、ク
ラスI（１，１）、パーシャルレスポンス（１，−１）
等が用いられる場合がある。図６は、その記録再生の系
をブロック図で示している。入力データａkは、ブロッ
ク５１において１／（１−Ｄ2）でプリコーディングさ
れ、中間符号ｂkとされる。これにより、カタストロフ
ィックなエラーの生起が抑制される。そしてデータｂk
は、ブロック５３において（１−Ｄ2）でコーディング
され、データｚkとされる。このデータｚkには、加算器
５４においてノイズｎkが加算されて、データｙkとな
る。このデータｙkがデコーダ５５によりデコードされ
て、元のデータが復号されることになる。
てパーシャルレスポンスクラスIV（１，０，−１）、ク
ラスI（１，１）、パーシャルレスポンス（１，−１）
等が用いられる場合がある。図６は、その記録再生の系
をブロック図で示している。入力データａkは、ブロッ
ク５１において１／（１−Ｄ2）でプリコーディングさ
れ、中間符号ｂkとされる。これにより、カタストロフ
ィックなエラーの生起が抑制される。そしてデータｂk
は、ブロック５３において（１−Ｄ2）でコーディング
され、データｚkとされる。このデータｚkには、加算器
５４においてノイズｎkが加算されて、データｙkとな
る。このデータｙkがデコーダ５５によりデコードされ
て、元のデータが復号されることになる。
【０００３】
【発明が解決しようとする課題】ところで、従来の磁気
記録再生装置においては、データはシーケンシャルに１
ビットずつ再生されるようになされる。そして、このデ
ータを例えばコンピュータに転送する場合においては、
複数のビットが処理単位とされるため、例えば８ビット
または１６ビットのデータがまとめて転送される。その
結果、例えば図６のデコーダ５５の後段に、シリアルデ
ータをパラレルデータに変換する変換回路が必要であっ
た。
記録再生装置においては、データはシーケンシャルに１
ビットずつ再生されるようになされる。そして、このデ
ータを例えばコンピュータに転送する場合においては、
複数のビットが処理単位とされるため、例えば８ビット
または１６ビットのデータがまとめて転送される。その
結果、例えば図６のデコーダ５５の後段に、シリアルデ
ータをパラレルデータに変換する変換回路が必要であっ
た。
【０００４】その結果、回路構成が複雑になり、コスト
高となる課題があった。
高となる課題があった。
【０００５】本発明はこのような状況に鑑みてなされた
ものであり、構成を簡略化し、装置の低コスト化を可能
にするものである。
ものであり、構成を簡略化し、装置の低コスト化を可能
にするものである。
【０００６】
【課題を解決するための手段】本発明のデータ復号装置
は、伝送されてきたデジタル変調データを復号処理する
ために記憶する記憶手段としてのＲＡＭ３２−１乃至３
２−８と、データが１ビットずつＲＡＭ３２−１乃至３
２−８に書き込まれるように、ＲＡＭ３２−１乃至３２
−８の書込を制御する書込制御手段としてのカウンタ１
５、ラッチ回路１６、セレクタ１７と、ＲＡＭ３２−１
乃至３２−８に記憶されたデータが複数ビットずつ読み
出されるように、ＲＡＭ３２−１乃至３２−８の読出を
制御する読出制御手段としてのカウンタ１９とを備える
ことを特徴とする。
は、伝送されてきたデジタル変調データを復号処理する
ために記憶する記憶手段としてのＲＡＭ３２−１乃至３
２−８と、データが１ビットずつＲＡＭ３２−１乃至３
２−８に書き込まれるように、ＲＡＭ３２−１乃至３２
−８の書込を制御する書込制御手段としてのカウンタ１
５、ラッチ回路１６、セレクタ１７と、ＲＡＭ３２−１
乃至３２−８に記憶されたデータが複数ビットずつ読み
出されるように、ＲＡＭ３２−１乃至３２−８の読出を
制御する読出制御手段としてのカウンタ１９とを備える
ことを特徴とする。
【０００７】
【作用】上記構成のデータ復号装置においては、ＲＡＭ
３２−１乃至３２−８にデータを書き込むとき、１ビッ
トずつ書き込みが実行される。これに対して、読み出し
が行なわれるとき、データは例えば８ビットずつ同時に
読み出される。その結果、この段階においてデータがシ
リアルデータからパラレルデータに変換され、後段にシ
リアルデータをパラレルデータに変換する変換回路が不
要となる。
３２−１乃至３２−８にデータを書き込むとき、１ビッ
トずつ書き込みが実行される。これに対して、読み出し
が行なわれるとき、データは例えば８ビットずつ同時に
読み出される。その結果、この段階においてデータがシ
リアルデータからパラレルデータに変換され、後段にシ
リアルデータをパラレルデータに変換する変換回路が不
要となる。
【０００８】
【実施例】本発明の実施例においても、デジタルデータ
はパーシャルレスポンスクラスIVにおいて変調され、磁
気ディスクに記録再生される。従って、その基本的な記
録再生のブロック図は、図６に示した場合と同様とな
る。但し、デコーダ５５の構成が従来の場合と異なって
くる。
はパーシャルレスポンスクラスIVにおいて変調され、磁
気ディスクに記録再生される。従って、その基本的な記
録再生のブロック図は、図６に示した場合と同様とな
る。但し、デコーダ５５の構成が従来の場合と異なって
くる。
【０００９】図１は、本発明の記録再生系におけるデコ
ーダ５５の一実施例の構成を示すブロック図である。こ
の実施例は、ビタビ復号器において、Ｗｏｏｄの簡略化
された差動メトリックを用いるアルゴリズムで復号する
ものである。入力端子１を介して加算器５４（図６）よ
り入力されたデータは、偶数サンプル目のデータを処理
する処理回路２と、奇数サンプル目のデータを処理する
処理回路３にそれぞれ供給されるようになされている。
そして、処理回路２と３により処理されたデータが合成
回路４において合成され、出力端子５より出力されるよ
うになされている。
ーダ５５の一実施例の構成を示すブロック図である。こ
の実施例は、ビタビ復号器において、Ｗｏｏｄの簡略化
された差動メトリックを用いるアルゴリズムで復号する
ものである。入力端子１を介して加算器５４（図６）よ
り入力されたデータは、偶数サンプル目のデータを処理
する処理回路２と、奇数サンプル目のデータを処理する
処理回路３にそれぞれ供給されるようになされている。
そして、処理回路２と３により処理されたデータが合成
回路４において合成され、出力端子５より出力されるよ
うになされている。
【００１０】処理回路２においては、入力端子１を介し
て加算器５４より入力されたデータが、スイッチ１１を
介して、減算器１２と、２つのラッチ回路により構成さ
れるラッチ回路１４のうちの一方のラッチ回路１４ｂに
供給されるようになされている。減算器１２は、スイッ
チ１１を介して供給されるデータからラッチ回路１４ｂ
より供給されるデータを減算し、比較論理回路１３に出
力している。比較論理回路１３には、ラッチ回路１４の
他方のラッチ回路１４ａよりデータβが供給されている
とともに、値＋２，０，−２がそれぞれ入力されてい
る。比較論理回路１３は、これらの入力を比較演算し、
その演算結果を出力する。
て加算器５４より入力されたデータが、スイッチ１１を
介して、減算器１２と、２つのラッチ回路により構成さ
れるラッチ回路１４のうちの一方のラッチ回路１４ｂに
供給されるようになされている。減算器１２は、スイッ
チ１１を介して供給されるデータからラッチ回路１４ｂ
より供給されるデータを減算し、比較論理回路１３に出
力している。比較論理回路１３には、ラッチ回路１４の
他方のラッチ回路１４ａよりデータβが供給されている
とともに、値＋２，０，−２がそれぞれ入力されてい
る。比較論理回路１３は、これらの入力を比較演算し、
その演算結果を出力する。
【００１１】比較論理回路１３が出力するデータβは、
ラッチ回路１４ａに供給され、ラッチされるようになさ
れている。また、比較論理回路１３が出力するアップデ
ート信号は、ラッチ回路１６とラッチ回路１４にそれぞ
れ出力されるようになっている。さらに、比較論理回路
１３が出力するｐまたはｋを選択する選択信号がセレク
タ１７に出力され、また、ＲＡＭデータがＲＡＭ１８に
出力されるようになされている。
ラッチ回路１４ａに供給され、ラッチされるようになさ
れている。また、比較論理回路１３が出力するアップデ
ート信号は、ラッチ回路１６とラッチ回路１４にそれぞ
れ出力されるようになっている。さらに、比較論理回路
１３が出力するｐまたはｋを選択する選択信号がセレク
タ１７に出力され、また、ＲＡＭデータがＲＡＭ１８に
出力されるようになされている。
【００１２】カウンタ１５は、図示せぬ回路から供給さ
れるＰＬＬクロックをカウントし、カウント値ｋをセレ
クタ１７に出力している。またラッチ回路１６は、カウ
ンタ１５のカウント値ｋの所定の値をラッチし、その値
をｐとしてセレクタ１７に出力している。セレクタ１７
は、カウンタ１５の値ｋとラッチ回路１６のラッチデー
タｐのいずれか一方を選択し、書込アドレスとしてＲＡ
Ｍ１８に出力している。カウンタ１９は、図示せぬ回路
から供給される基準クロックをカウントし、そのカウン
ト値に対応する読出アドレスをＲＡＭ１８に出力してい
る。ＲＡＭ１８より読み出されたデータは、合成回路４
に出力されている。
れるＰＬＬクロックをカウントし、カウント値ｋをセレ
クタ１７に出力している。またラッチ回路１６は、カウ
ンタ１５のカウント値ｋの所定の値をラッチし、その値
をｐとしてセレクタ１７に出力している。セレクタ１７
は、カウンタ１５の値ｋとラッチ回路１６のラッチデー
タｐのいずれか一方を選択し、書込アドレスとしてＲＡ
Ｍ１８に出力している。カウンタ１９は、図示せぬ回路
から供給される基準クロックをカウントし、そのカウン
ト値に対応する読出アドレスをＲＡＭ１８に出力してい
る。ＲＡＭ１８より読み出されたデータは、合成回路４
に出力されている。
【００１３】図示は省略しているが、処理回路３は処理
回路２と同様に構成されている。
回路２と同様に構成されている。
【００１４】次に、図２および図３を参照して、その動
作を説明する。入力端子１よりシリアルに供給されたデ
ータのうち、偶数データは処理回路２に供給され、奇数
データは処理回路３に供給され、それぞれ独立に処理さ
れる。そして、処理回路２と３により処理されたデータ
が合成回路４において合成され、出力端子５からまとめ
てパラレルデータとして出力される。
作を説明する。入力端子１よりシリアルに供給されたデ
ータのうち、偶数データは処理回路２に供給され、奇数
データは処理回路３に供給され、それぞれ独立に処理さ
れる。そして、処理回路２と３により処理されたデータ
が合成回路４において合成され、出力端子５からまとめ
てパラレルデータとして出力される。
【００１５】いま、図３（ａ）に示すように、同図
（ｇ）に示す時刻（ｋ）０，１，２，・・・，８におい
て、それぞれ１．６，０．２，−０．２，２．０，０．
２，−０．４，−０．２，−２．０，０．２の各データ
（デジタルデータ）が入力されたとする。減算器１２
は、スイッチ１１を介して入力されたデータｙk（いま
の場合１．６）からラッチ回路１４ｂにラッチされてい
る値ｙp（いまの場合、例えば初期値として−２がラッ
チされている）を減算し、その差ｙk−ｙp（＝３．６＝
１．６−（−２））を比較論理回路１３に出力する。い
まラッチ回路１４ａには、βとして−１が初期値として
設定されているとすると、比較論理回路１３はβ＝−１
であるので、図２（ｂ）に示す演算を実行する。
（ｇ）に示す時刻（ｋ）０，１，２，・・・，８におい
て、それぞれ１．６，０．２，−０．２，２．０，０．
２，−０．４，−０．２，−２．０，０．２の各データ
（デジタルデータ）が入力されたとする。減算器１２
は、スイッチ１１を介して入力されたデータｙk（いま
の場合１．６）からラッチ回路１４ｂにラッチされてい
る値ｙp（いまの場合、例えば初期値として−２がラッ
チされている）を減算し、その差ｙk−ｙp（＝３．６＝
１．６−（−２））を比較論理回路１３に出力する。い
まラッチ回路１４ａには、βとして−１が初期値として
設定されているとすると、比較論理回路１３はβ＝−１
であるので、図２（ｂ）に示す演算を実行する。
【００１６】即ち、ｙk−ｙpが０より小さいか（条件パ
ターンＤ）、０以上２未満であるか（条件パターン
Ｅ）、または２以上であるか（条件パターンＦ）を判定
する。いまの場合、ｙk−ｙp＝３．６＞２であるから、
パターンＦに適合する。従って、アップデート信号（図
３（ｃ））が１とされる。これにより、ラッチ回路１４
ａにβとして＋１がセットされ（図３（ｄ））、またラ
ッチ回路１４ｂに、そのときのデータｙk（＝１．６）
がデータｙpとしてセットされる（図３（ｅ））。ま
た、カウンタ１５のそのときのカウント値ｋ（＝０）が
ラッチ回路１６に値ｐとしてラッチされる（図３
（ｈ））。
ターンＤ）、０以上２未満であるか（条件パターン
Ｅ）、または２以上であるか（条件パターンＦ）を判定
する。いまの場合、ｙk−ｙp＝３．６＞２であるから、
パターンＦに適合する。従って、アップデート信号（図
３（ｃ））が１とされる。これにより、ラッチ回路１４
ａにβとして＋１がセットされ（図３（ｄ））、またラ
ッチ回路１４ｂに、そのときのデータｙk（＝１．６）
がデータｙpとしてセットされる（図３（ｅ））。ま
た、カウンタ１５のそのときのカウント値ｋ（＝０）が
ラッチ回路１６に値ｐとしてラッチされる（図３
（ｈ））。
【００１７】次に、時刻１（ｋ＝１）（図３（ｇ））の
タイミングにおいて、ｙkとして０．２が入力される
と、いまラッチ回路１４ｂにはｙpとして１．６（＝Ｙ
０）がラッチされているため、ｙk−ｙp＝０．２−１．
６＝−１．４＞−２となる。いまラッチ回路１４ａには
β＝１がラッチされているため、比較論理回路１３は図
２（ａ）に示す判定を行なう。
タイミングにおいて、ｙkとして０．２が入力される
と、いまラッチ回路１４ｂにはｙpとして１．６（＝Ｙ
０）がラッチされているため、ｙk−ｙp＝０．２−１．
６＝−１．４＞−２となる。いまラッチ回路１４ａには
β＝１がラッチされているため、比較論理回路１３は図
２（ａ）に示す判定を行なう。
【００１８】いま、同図の条件パターンＢに適合するた
め、セレクタ１７は、カウンタ１５が出力する値ｋ（＝
１）（図３（ｇ））を選択し、ＲＡＭ１８に書込アドレ
ス（図３（ｉ））として供給する。また、比較論理回路
１３は、ＲＡＭデータとして０をＲＡＭ１８に出力する
（図３（ｆ））。従って、ＲＡＭ１８のアドレス１に
は、データ０が書き込まれることになる。また、アップ
デート信号（図３（ｃ））は０とされる。このため、ラ
ッチ回路１４ａ，１４ｂは、以前のβ（＝＋１）（図３
（ｄ））とｙp（＝Ｙ０＝１．６）（図３（ｅ））をそ
のまま保持する。
め、セレクタ１７は、カウンタ１５が出力する値ｋ（＝
１）（図３（ｇ））を選択し、ＲＡＭ１８に書込アドレ
ス（図３（ｉ））として供給する。また、比較論理回路
１３は、ＲＡＭデータとして０をＲＡＭ１８に出力する
（図３（ｆ））。従って、ＲＡＭ１８のアドレス１に
は、データ０が書き込まれることになる。また、アップ
デート信号（図３（ｃ））は０とされる。このため、ラ
ッチ回路１４ａ，１４ｂは、以前のβ（＝＋１）（図３
（ｄ））とｙp（＝Ｙ０＝１．６）（図３（ｅ））をそ
のまま保持する。
【００１９】次にｋ＝２において、ｙkとして−０．２
が入力されると、減算器１２の出力ｙk−ｙp＝−０．２
−１．６＝−１．８＞−２となるから、前述した場合と
同様に、図２（ａ）に示す条件パターンＢに適合する。
その結果、βとｙpはそのまま前の値が保持され、ＲＡ
Ｍ１８のアドレス２にはデータ０が書き込まれる。
が入力されると、減算器１２の出力ｙk−ｙp＝−０．２
−１．６＝−１．８＞−２となるから、前述した場合と
同様に、図２（ａ）に示す条件パターンＢに適合する。
その結果、βとｙpはそのまま前の値が保持され、ＲＡ
Ｍ１８のアドレス２にはデータ０が書き込まれる。
【００２０】次に、ｋ＝３においては、ｙk＝２が入力
される。ｙk−ｙp＝２−１．６＝０．４＞０となるか
ら、図２（ａ）の条件パターンＣが適合する。セレクタ
１７は、ラッチ回路１６のラッチデータｐ（＝０）（こ
のラッチデータは、ｋ＝０においてラッチされたもので
ある）を選択する。また比較論理回路１３は、ＲＡＭデ
ータとして０を出力する。その結果、ＲＡＭ１８のアド
レス０には、データ０が書き込まれることになる。その
後、アップデート信号が１にセットされ、βとして＋１
がセットされ、ｙpとしてｙk（＝２）がセットされる。
される。ｙk−ｙp＝２−１．６＝０．４＞０となるか
ら、図２（ａ）の条件パターンＣが適合する。セレクタ
１７は、ラッチ回路１６のラッチデータｐ（＝０）（こ
のラッチデータは、ｋ＝０においてラッチされたもので
ある）を選択する。また比較論理回路１３は、ＲＡＭデ
ータとして０を出力する。その結果、ＲＡＭ１８のアド
レス０には、データ０が書き込まれることになる。その
後、アップデート信号が１にセットされ、βとして＋１
がセットされ、ｙpとしてｙk（＝２）がセットされる。
【００２１】以下同様にして、ｋ＝４，５，６，７，８
における入力データ０．２，−０．４，−０．２，−
２．０，０．２の各ｙkの値に対応して、図２に示す演
算が比較論理回路１３において行なわれ、ＲＡＭ１８に
所定のデータが１ビットずつ、順次書き込まれることに
なる。
における入力データ０．２，−０．４，−０．２，−
２．０，０．２の各ｙkの値に対応して、図２に示す演
算が比較論理回路１３において行なわれ、ＲＡＭ１８に
所定のデータが１ビットずつ、順次書き込まれることに
なる。
【００２２】その結果、各データ処理に対応するトレリ
ス線図は、図３（ｂ）に示すように変化する。
ス線図は、図３（ｂ）に示すように変化する。
【００２３】以上、処理回路２における偶数ビットのデ
ータの処理を説明したが、処理回路３においては、奇数
ビットのデータの処理が偶数ビットにおける場合と同様
に実行される。
ータの処理を説明したが、処理回路３においては、奇数
ビットのデータの処理が偶数ビットにおける場合と同様
に実行される。
【００２４】ＲＡＭ１８は、より詳細に示すと、図４の
ように構成されている。即ち、ＲＡＭ１８は、ＲＡＭ３
２−１乃至３２−８とデコーダ３１により構成されてい
る。セレクタ１７より供給されるｍビットの書込アドレ
スのうち、下位３ビットのアドレスＡ0乃至Ａ2は、デコ
ーダ３１に供給され、その他の上位（ｍ−３）ビットの
アドレスＡ3乃至Ａm-1は、ＲＡＭ３２−１乃至３２−８
に共通に供給されている。また、比較論理回路１３より
供給されるＲＡＭデータＤi（ｉ＝０，２，４，・・
・，１４）は、ＲＡＭ３２−１乃至３２−８に共通に供
給されている。
ように構成されている。即ち、ＲＡＭ１８は、ＲＡＭ３
２−１乃至３２−８とデコーダ３１により構成されてい
る。セレクタ１７より供給されるｍビットの書込アドレ
スのうち、下位３ビットのアドレスＡ0乃至Ａ2は、デコ
ーダ３１に供給され、その他の上位（ｍ−３）ビットの
アドレスＡ3乃至Ａm-1は、ＲＡＭ３２−１乃至３２−８
に共通に供給されている。また、比較論理回路１３より
供給されるＲＡＭデータＤi（ｉ＝０，２，４，・・
・，１４）は、ＲＡＭ３２−１乃至３２−８に共通に供
給されている。
【００２５】即ち、デコーダ３１は、３ビットのアドレ
スＡ0乃至Ａ2を８ビットのデータに変換し、各１ビット
の信号をチップイネーブル信号としてＲＡＭ３２−１乃
至３２−８にそれぞれ供給する。これにより、８個のＲ
ＡＭ３２−１乃至３２−８のいずれか１つが、順次イネ
ーブル状態とされる。その結果、例えば入力データＤ０
がＲＡＭ３２−１に記憶され、Ｄ２がＲＡＭ３２−２に
記憶され、Ｄ４がＲＡＭ３２−３に書き込まれる。以下
同様にして、偶数データＤ６乃至Ｄ１４がＲＡＭ３２−
４乃至３２−８に順次書き込まれる。
スＡ0乃至Ａ2を８ビットのデータに変換し、各１ビット
の信号をチップイネーブル信号としてＲＡＭ３２−１乃
至３２−８にそれぞれ供給する。これにより、８個のＲ
ＡＭ３２−１乃至３２−８のいずれか１つが、順次イネ
ーブル状態とされる。その結果、例えば入力データＤ０
がＲＡＭ３２−１に記憶され、Ｄ２がＲＡＭ３２−２に
記憶され、Ｄ４がＲＡＭ３２−３に書き込まれる。以下
同様にして、偶数データＤ６乃至Ｄ１４がＲＡＭ３２−
４乃至３２−８に順次書き込まれる。
【００２６】下位３ビットのアドレスＡ0乃至Ａ2の値が
ＲＡＭ３２−１乃至３２−８のいずれか１つを順次選択
する間、その上位ビットであるアドレスＡ3乃至Ａ
m-1は、インクリメントされない。従って、ＲＡＭ３２
−１乃至３２−８の同一のアドレスに８個のシリアルデ
ータＤ０乃至Ｄ１４が順次書き込まれることになる。
ＲＡＭ３２−１乃至３２−８のいずれか１つを順次選択
する間、その上位ビットであるアドレスＡ3乃至Ａ
m-1は、インクリメントされない。従って、ＲＡＭ３２
−１乃至３２−８の同一のアドレスに８個のシリアルデ
ータＤ０乃至Ｄ１４が順次書き込まれることになる。
【００２７】処理回路３においても、同様に８個のＲＡ
Ｍに奇数ビットのシリアルデータＤ１，Ｄ３，Ｄ５，Ｄ
７，Ｄ９，Ｄ１１，Ｄ１３，Ｄ１５が、それぞれ１ビッ
トずつ書き込まれる。
Ｍに奇数ビットのシリアルデータＤ１，Ｄ３，Ｄ５，Ｄ
７，Ｄ９，Ｄ１１，Ｄ１３，Ｄ１５が、それぞれ１ビッ
トずつ書き込まれる。
【００２８】次に読み出し時においては、カウンタ１９
が所定の基準クロックをカウントして、そのカウント値
に対応するアドレスをＲＡＭ３２−１乃至３２−８に共
通の読出アドレスとして供給する。カウンタ１９のビッ
ト数は、書き込み時における書込アドレスのビット数ｍ
より３ビット分少なくなされている。即ち、Ｂ0乃至Ｂ
m-4の読出アドレスがＲＡＭ３２−１乃至３２−８に供
給されている。上述したように、対応する８ビットのデ
ータは、ＲＡＭ３２−１乃至３２−８の同一のアドレス
に書き込まれている。従って、カウンタ１９より同一の
読出アドレスをＲＡＭ３２−１乃至３２−８に供給する
ことにより、対応する８ビットのデータを同時にパラレ
ルデータとして読み出すことができる。
が所定の基準クロックをカウントして、そのカウント値
に対応するアドレスをＲＡＭ３２−１乃至３２−８に共
通の読出アドレスとして供給する。カウンタ１９のビッ
ト数は、書き込み時における書込アドレスのビット数ｍ
より３ビット分少なくなされている。即ち、Ｂ0乃至Ｂ
m-4の読出アドレスがＲＡＭ３２−１乃至３２−８に供
給されている。上述したように、対応する８ビットのデ
ータは、ＲＡＭ３２−１乃至３２−８の同一のアドレス
に書き込まれている。従って、カウンタ１９より同一の
読出アドレスをＲＡＭ３２−１乃至３２−８に供給する
ことにより、対応する８ビットのデータを同時にパラレ
ルデータとして読み出すことができる。
【００２９】処理回路２より読み出されたＤ０，Ｄ２，
Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２，Ｄ１４の８ビット
のパラレルデータは、合成回路４に供給される。同様に
して、処理回路３よりＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，
Ｄ１１，Ｄ１３，Ｄ１５の８ビットのパラレルデータが
合成回路４に供給される。合成回路４は、図５に示すよ
うに、これら処理回路２の８ビットのパラレルデータ
と、処理回路３の８ビットのパラレルデータとを合成し
て、Ｄ０，Ｄ１，Ｄ２，・・・Ｄ１４，Ｄ１５の１６ビ
ットのパラレルデータとして合成し、出力端子５より出
力する。勿論、Ｄ０，Ｄ１，・・・Ｄ７の８ビットパラ
レルデータと、Ｄ８，Ｄ９，・・・Ｄ１５の８ビットパ
ラレルデータとして出力することもできる。
Ｄ４，Ｄ６，Ｄ８，Ｄ１０，Ｄ１２，Ｄ１４の８ビット
のパラレルデータは、合成回路４に供給される。同様に
して、処理回路３よりＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９，
Ｄ１１，Ｄ１３，Ｄ１５の８ビットのパラレルデータが
合成回路４に供給される。合成回路４は、図５に示すよ
うに、これら処理回路２の８ビットのパラレルデータ
と、処理回路３の８ビットのパラレルデータとを合成し
て、Ｄ０，Ｄ１，Ｄ２，・・・Ｄ１４，Ｄ１５の１６ビ
ットのパラレルデータとして合成し、出力端子５より出
力する。勿論、Ｄ０，Ｄ１，・・・Ｄ７の８ビットパラ
レルデータと、Ｄ８，Ｄ９，・・・Ｄ１５の８ビットパ
ラレルデータとして出力することもできる。
【００３０】
【発明の効果】以上の如く本発明のデータ復号装置によ
れば、データを記憶手段に書き込むとき、１ビットずつ
書き込み、読み出すとき、複数ビットずつ読み出すよう
にしたので、シリアルパラレル変換回路が不要となり、
構成を簡略化し、装置の低コスト化が可能になる。
れば、データを記憶手段に書き込むとき、１ビットずつ
書き込み、読み出すとき、複数ビットずつ読み出すよう
にしたので、シリアルパラレル変換回路が不要となり、
構成を簡略化し、装置の低コスト化が可能になる。
【図１】本発明のデータ復号装置におけるデコーダの一
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図２】図１の比較処理回路１３の処理を説明する図で
ある。
ある。
【図３】図１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図４】図１の実施例のＲＡＭ１８のより詳細な構成例
を示すブロック図である。
を示すブロック図である。
【図５】図１の合成回路４の動作を説明する図である。
【図６】従来の磁気記録装置の一実施例の構成を示すブ
ロック図である。
ロック図である。
２，３ 処理回路 ４ 合成回路 １２ 減算器 １３ 比較論理回路 １４，１４ａ，１４ｂ ラッチ回路 １５ カウンタ １６ ラッチ回路 １７ セレクタ １８ ＲＡＭ １９ カウンタ ３１ デコーダ ３２−１乃至３２−８ ＲＡＭ
Claims (1)
- 【請求項１】 伝送されてきたデジタル変調データを復
号処理するために記憶する記憶手段と、 前記データが１ビットずつ前記記憶手段に書き込まれる
ように、前記記憶手段の書込を制御する書込制御手段
と、 前記記憶手段に記憶された前記データが複数ビットずつ
読み出されるように、前記記憶手段の読出を制御する読
出制御手段とを備えることを特徴とするデータ復号装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105699A JPH05314657A (ja) | 1992-03-31 | 1992-03-31 | データ復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105699A JPH05314657A (ja) | 1992-03-31 | 1992-03-31 | データ復号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314657A true JPH05314657A (ja) | 1993-11-26 |
Family
ID=14414624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105699A Withdrawn JPH05314657A (ja) | 1992-03-31 | 1992-03-31 | データ復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129833A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 再生データ検出方法 |
-
1992
- 1992-03-31 JP JP4105699A patent/JPH05314657A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129833A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | 再生データ検出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |