JPH05315366A - 半導体装置 - Google Patents
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- JPH05315366A JPH05315366A JP4117339A JP11733992A JPH05315366A JP H05315366 A JPH05315366 A JP H05315366A JP 4117339 A JP4117339 A JP 4117339A JP 11733992 A JP11733992 A JP 11733992A JP H05315366 A JPH05315366 A JP H05315366A
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- H10D10/821—Vertical heterojunction BJTs
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- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】本発明は、ヘテロ接合界面におけるキャリア密
度、キャリア移動度を向上させて、各種のヘテロ接合デ
バイスの性能向上を実現することができる半導体装置を
提供することを目的とする。 【構成】Ｇｅ基板１０上にＧｅ層１１、ＧａＡｓ層１
２、ＡｌＧａＡｓ層１３が順に積層され、ＡｌＧａＡｓ
層１３上にゲート電極１４がショットキー接合して形成
され、ゲート電極１４を挟んで、ソース電極１５及びド
レイン電極１６がｎ+ 型高濃度ドープ領域１７、１８と
オーミック接合して形成されている。Ｇｅ層１１とＧａ
Ａｓ層１２とのヘテロ接合界面が｛００１｝面又は｛１
１１｝面をなし、このＧａＡｓ層１２の接合界面にＡｓ
層が現出している。従って、このヘテロ接合界面はＡｓ
／Ｇｅ界面となり、約６×１０14ｃｍ-2のドナー型準位
が形成されるため、２次元電子が供給され、２次元電子
チャネルが形成される。
度、キャリア移動度を向上させて、各種のヘテロ接合デ
バイスの性能向上を実現することができる半導体装置を
提供することを目的とする。 【構成】Ｇｅ基板１０上にＧｅ層１１、ＧａＡｓ層１
２、ＡｌＧａＡｓ層１３が順に積層され、ＡｌＧａＡｓ
層１３上にゲート電極１４がショットキー接合して形成
され、ゲート電極１４を挟んで、ソース電極１５及びド
レイン電極１６がｎ+ 型高濃度ドープ領域１７、１８と
オーミック接合して形成されている。Ｇｅ層１１とＧａ
Ａｓ層１２とのヘテロ接合界面が｛００１｝面又は｛１
１１｝面をなし、このＧａＡｓ層１２の接合界面にＡｓ
層が現出している。従って、このヘテロ接合界面はＡｓ
／Ｇｅ界面となり、約６×１０14ｃｍ-2のドナー型準位
が形成されるため、２次元電子が供給され、２次元電子
チャネルが形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
集積回路を初めとする各種電子回路や光通信などに用い
られるヘテロ接合をもったＦＥＴ（Field Effect Trans
istor ；電界効果トランジスタ）、ＢＴ（Bipolar Tran
sistor；バイポーラトランジスタ）、又はＣＣＤ（Char
ge Coupled Device ；電荷結合素子）に関する。
集積回路を初めとする各種電子回路や光通信などに用い
られるヘテロ接合をもったＦＥＴ（Field Effect Trans
istor ；電界効果トランジスタ）、ＢＴ（Bipolar Tran
sistor；バイポーラトランジスタ）、又はＣＣＤ（Char
ge Coupled Device ；電荷結合素子）に関する。
【０００２】近年、計算機システムや通信システムの高
速・大容量化の要求に伴い、これら各種素子の高速化、
高性能化が求められている。
速・大容量化の要求に伴い、これら各種素子の高速化、
高性能化が求められている。
【０００３】
【従来の技術】半導体デバイスの高速化のためには、キ
ャリア密度及びキャリア速度の向上が必要である。この
ため、従来においては、キャリア移動度の大きい化合物
半導体を用いたり、半導体ヘテロ接合を用いた変調ドー
プ構造を採用して不純物散乱を低減したりすることによ
り、キャリア速度の向上が図られている。
ャリア密度及びキャリア速度の向上が必要である。この
ため、従来においては、キャリア移動度の大きい化合物
半導体を用いたり、半導体ヘテロ接合を用いた変調ドー
プ構造を採用して不純物散乱を低減したりすることによ
り、キャリア速度の向上が図られている。
【０００４】
【発明が解決しようとする課題】しかし、例えば半導体
ヘテロ接合を用いた変調ドープ構造の場合、キャリア密
度はヘテロ接合界面でのバンド不連続で決まってしまう
ため、最も良く研究されているＧａＡｓ／ＡｌＧａＡｓ
系のヘテロ接合においても、約１０12ｃｍ-2程度であ
り、更にキャリア密度を向上させることが必要であっ
た。
ヘテロ接合を用いた変調ドープ構造の場合、キャリア密
度はヘテロ接合界面でのバンド不連続で決まってしまう
ため、最も良く研究されているＧａＡｓ／ＡｌＧａＡｓ
系のヘテロ接合においても、約１０12ｃｍ-2程度であ
り、更にキャリア密度を向上させることが必要であっ
た。
【０００５】また、この変調ドープ構造においても、ヘ
テロ接合界面近傍にドープした不純物の位置がランダム
であるため、キャリアの感じるポテンシャルエネルギー
も一様でなくなり、従ってこのランダムなポテンシャル
によりキャリアが散乱され、キャリア移動度が低下する
という問題もあった。そこで本発明は、ヘテロ接合界面
におけるキャリア密度、キャリア移動度を向上させて、
各種のヘテロ接合デバイスの性能向上を実現することが
できる半導体装置を提供することを目的とする。
テロ接合界面近傍にドープした不純物の位置がランダム
であるため、キャリアの感じるポテンシャルエネルギー
も一様でなくなり、従ってこのランダムなポテンシャル
によりキャリアが散乱され、キャリア移動度が低下する
という問題もあった。そこで本発明は、ヘテロ接合界面
におけるキャリア密度、キャリア移動度を向上させて、
各種のヘテロ接合デバイスの性能向上を実現することが
できる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題は、 III −Ｖ
族半導体層又はII−ＶI 族半導体層からなる第１の半導
体層と、前記第１の半導体層と異種族間接合して形成さ
れた IＶ族半導体層又はII−ＶI 族半導体層からなる第
２の半導体層とを有し、前記第１の半導体層と前記第２
の半導体層との接合界面が、｛００１｝面又は｛１１
１｝面をなし、前記第１の半導体層のIII −Ｖ族半導体
層と前記第２の半導体層の IＶ族半導体層或いはII−Ｖ
I 族半導体層とがヘテロ接合をなし、又は前記第１の半
導体層のII−ＶI 族半導体層と前記第２の半導体層の I
Ｖ族半導体層とがヘテロ接合をなしており、前記ヘテロ
接合界面に、２次元キャリアが形成されていることを特
徴とする半導体装置によって達成される。
族半導体層又はII−ＶI 族半導体層からなる第１の半導
体層と、前記第１の半導体層と異種族間接合して形成さ
れた IＶ族半導体層又はII−ＶI 族半導体層からなる第
２の半導体層とを有し、前記第１の半導体層と前記第２
の半導体層との接合界面が、｛００１｝面又は｛１１
１｝面をなし、前記第１の半導体層のIII −Ｖ族半導体
層と前記第２の半導体層の IＶ族半導体層或いはII−Ｖ
I 族半導体層とがヘテロ接合をなし、又は前記第１の半
導体層のII−ＶI 族半導体層と前記第２の半導体層の I
Ｖ族半導体層とがヘテロ接合をなしており、前記ヘテロ
接合界面に、２次元キャリアが形成されていることを特
徴とする半導体装置によって達成される。
【０００７】また、上記の半導体装置において、前記第
１の半導体層の前記Ｖ族元素層と前記第２の半導体層の
前記 IＶ族半導体層とがヘテロ接合をなし、前記第１の
半導体層の前記III 族元素層と前記第２の半導体層の前
記ＶI 族半導体層とがヘテロ接合をなし、又は前記第１
の半導体層の前記ＶI 族元素層と前記第２の半導体層の
前記 IＶ族半導体層とがヘテロ接合をなしており、前記
ヘテロ接合界面に、２次元電子が形成されていることを
特徴とする半導体装置によって達成される。
１の半導体層の前記Ｖ族元素層と前記第２の半導体層の
前記 IＶ族半導体層とがヘテロ接合をなし、前記第１の
半導体層の前記III 族元素層と前記第２の半導体層の前
記ＶI 族半導体層とがヘテロ接合をなし、又は前記第１
の半導体層の前記ＶI 族元素層と前記第２の半導体層の
前記 IＶ族半導体層とがヘテロ接合をなしており、前記
ヘテロ接合界面に、２次元電子が形成されていることを
特徴とする半導体装置によって達成される。
【０００８】また、上記の半導体装置において、前記第
１の半導体層の前記III 族元素層と前記第２の半導体層
の前記 IＶ族半導体層とがヘテロ接合をなし、前記第１
の半導体層の前記Ｖ族元素層と前記第２の半導体層の前
記II族半導体層とがヘテロ接合をなし、又は前記第１の
半導体層の前記II族元素層と前記第２の半導体層の前記
IＶ族半導体層とがヘテロ接合をなしており、前記ヘテ
ロ接合界面に、２次元正孔が形成されていることを特徴
とする半導体装置によって達成される。
１の半導体層の前記III 族元素層と前記第２の半導体層
の前記 IＶ族半導体層とがヘテロ接合をなし、前記第１
の半導体層の前記Ｖ族元素層と前記第２の半導体層の前
記II族半導体層とがヘテロ接合をなし、又は前記第１の
半導体層の前記II族元素層と前記第２の半導体層の前記
IＶ族半導体層とがヘテロ接合をなしており、前記ヘテ
ロ接合界面に、２次元正孔が形成されていることを特徴
とする半導体装置によって達成される。
【０００９】また、上記課題は、ソース領域と、ドレイ
ン領域と、前記ソース領域及び前記ドレイン領域間に挟
まれたチャネル領域と、前記チャネル領域上方に設けら
れ、前記チャネル領域に流れるキャリアを制御するゲー
ト電極とを有する電界効果トランジスタ構造の半導体装
置において、前記チャネル領域が、請求項２又は３記載
の前記第１の半導体層及び前記第２の半導体層を有し、
前記第１の半導体層と前記第２の半導体層とのヘテロ接
合界面に、２次元電子チャネル又は２次元正孔チャネル
が形成されていることを特徴とする半導体装置によって
達成される。
ン領域と、前記ソース領域及び前記ドレイン領域間に挟
まれたチャネル領域と、前記チャネル領域上方に設けら
れ、前記チャネル領域に流れるキャリアを制御するゲー
ト電極とを有する電界効果トランジスタ構造の半導体装
置において、前記チャネル領域が、請求項２又は３記載
の前記第１の半導体層及び前記第２の半導体層を有し、
前記第１の半導体層と前記第２の半導体層とのヘテロ接
合界面に、２次元電子チャネル又は２次元正孔チャネル
が形成されていることを特徴とする半導体装置によって
達成される。
【００１０】また、上記の半導体装置において、前記チ
ャネル領域をなす前記第１の半導体層及び前記第２の半
導体層が、交互に複数層積層されており、前記第１の半
導体層と前記第２の半導体層との複数のヘテロ接合界面
に、複数の２次元電子チャネル又は２次元正孔チャネル
が形成されていることを特徴とする半導体装置によって
達成される。
ャネル領域をなす前記第１の半導体層及び前記第２の半
導体層が、交互に複数層積層されており、前記第１の半
導体層と前記第２の半導体層との複数のヘテロ接合界面
に、複数の２次元電子チャネル又は２次元正孔チャネル
が形成されていることを特徴とする半導体装置によって
達成される。
【００１１】また、上記課題は、第１導電型のコレクタ
層と、前記コレクタ層上に形成された第２導電型のベー
ス層と、前記ベース層上に形成された第１導電型のエミ
ッタ層とを有するバイポーラトランジスタ構造の半導体
装置において、前記コレクタ層が、請求項２又は３記載
の前記第１の半導体層であって、前記ベース層が、請求
項２又は３記載の前記第２の半導体層であり、前記第１
の半導体層からなる前記コレクタ層と前記第２の半導体
層からなる前記ベース層とのヘテロ接合界面に、ベース
電流が流れる電流経路が形成されることを特徴とする半
導体装置によって達成される。
層と、前記コレクタ層上に形成された第２導電型のベー
ス層と、前記ベース層上に形成された第１導電型のエミ
ッタ層とを有するバイポーラトランジスタ構造の半導体
装置において、前記コレクタ層が、請求項２又は３記載
の前記第１の半導体層であって、前記ベース層が、請求
項２又は３記載の前記第２の半導体層であり、前記第１
の半導体層からなる前記コレクタ層と前記第２の半導体
層からなる前記ベース層とのヘテロ接合界面に、ベース
電流が流れる電流経路が形成されることを特徴とする半
導体装置によって達成される。
【００１２】また、第１導電型のコレクタ層と、前記コ
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成された第１導電型のエミッタ層とを有
するバイポーラトランジスタ構造の半導体装置におい
て、前記エミッタ層が、請求項２又は３記載の前記第１
の半導体層であって、前記ベース層が、請求項２又は３
記載の前記第２の半導体層であり、前記第１の半導体層
からなる前記エミッタ層と前記第２の半導体層からなる
前記ベース層とのヘテロ接合界面に、ベース電流が流れ
る電流経路が形成されることを特徴とする半導体装置に
よって達成される。
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成された第１導電型のエミッタ層とを有
するバイポーラトランジスタ構造の半導体装置におい
て、前記エミッタ層が、請求項２又は３記載の前記第１
の半導体層であって、前記ベース層が、請求項２又は３
記載の前記第２の半導体層であり、前記第１の半導体層
からなる前記エミッタ層と前記第２の半導体層からなる
前記ベース層とのヘテロ接合界面に、ベース電流が流れ
る電流経路が形成されることを特徴とする半導体装置に
よって達成される。
【００１３】また、第１導電型のコレクタ層と、前記コ
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成された第１導電型のエミッタ層とを有
するバイポーラトランジスタ構造の半導体装置におい
て、前記ベース層が、請求項２又は３記載の前記第１の
半導体層及び前記第２の半導体層を有し、前記第１の半
導体層と前記第２の半導体層とのヘテロ接合界面に、ベ
ース電流が流れる電流経路が形成されることを特徴とす
る半導体装置によって達成される。
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成された第１導電型のエミッタ層とを有
するバイポーラトランジスタ構造の半導体装置におい
て、前記ベース層が、請求項２又は３記載の前記第１の
半導体層及び前記第２の半導体層を有し、前記第１の半
導体層と前記第２の半導体層とのヘテロ接合界面に、ベ
ース電流が流れる電流経路が形成されることを特徴とす
る半導体装置によって達成される。
【００１４】また、第１導電型のコレクタ層と、前記コ
レクタ層上に形成されたコレクタバリア層と、前記コレ
クタバリア層上に形成された第２導電型のベース層と、
前記ベース層上に形成された第１導電型のエミッタ層と
を有し、前記コレクタバリア層のバンドギャップが前記
ベース層のバンドギャップより大きいバイポーラトラン
ジスタ構造の半導体装置において、前記コレクタバリア
層が、請求項２又は３記載の前記第１の半導体層であっ
て、前記ベース層が、請求項２又は３記載の前記第２の
半導体層であり、前記第１の半導体層からなる前記コレ
クタバリア層と前記第２の半導体層からなる前記ベース
層とのヘテロ接合界面に、ベース電流が流れる電流経路
が形成されることを特徴とする半導体装置によって達成
される。
レクタ層上に形成されたコレクタバリア層と、前記コレ
クタバリア層上に形成された第２導電型のベース層と、
前記ベース層上に形成された第１導電型のエミッタ層と
を有し、前記コレクタバリア層のバンドギャップが前記
ベース層のバンドギャップより大きいバイポーラトラン
ジスタ構造の半導体装置において、前記コレクタバリア
層が、請求項２又は３記載の前記第１の半導体層であっ
て、前記ベース層が、請求項２又は３記載の前記第２の
半導体層であり、前記第１の半導体層からなる前記コレ
クタバリア層と前記第２の半導体層からなる前記ベース
層とのヘテロ接合界面に、ベース電流が流れる電流経路
が形成されることを特徴とする半導体装置によって達成
される。
【００１５】また、第１導電型のコレクタ層と、前記コ
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成されたエミッタバリア層と、前記エミ
ッタバリア層上に形成された第１導電型のエミッタ層と
を有し、前記エミッタバリア層のバンドギャップが前記
ベース層のバンドギャップより大きいバイポーラトラン
ジスタ構造の半導体装置において、前記エミッタバリア
層が、請求項２又は３記載の前記第１の半導体層であっ
て、前記ベース層が、請求項２又は３記載の前記第２の
半導体層であり、前記第１の半導体層からなる前記エミ
ッタバリア層と前記第２の半導体層からなる前記ベース
層とのヘテロ接合界面に、ベース電流が流れる電流経路
が形成されることを特徴とする半導体装置によって達成
される。
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に形成されたエミッタバリア層と、前記エミ
ッタバリア層上に形成された第１導電型のエミッタ層と
を有し、前記エミッタバリア層のバンドギャップが前記
ベース層のバンドギャップより大きいバイポーラトラン
ジスタ構造の半導体装置において、前記エミッタバリア
層が、請求項２又は３記載の前記第１の半導体層であっ
て、前記ベース層が、請求項２又は３記載の前記第２の
半導体層であり、前記第１の半導体層からなる前記エミ
ッタバリア層と前記第２の半導体層からなる前記ベース
層とのヘテロ接合界面に、ベース電流が流れる電流経路
が形成されることを特徴とする半導体装置によって達成
される。
【００１６】また、第１導電型のコレクタ層と、前記コ
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に積層された第１乃至第３の層からなり、前
記第２の層を前記第２層よりバンドギャップの大きい前
記第１及び第３の層が挟んでいる共鳴トンネルバリア層
と、前記共鳴トンネルバリア層上に形成された第１導電
型のエミッタ層とを有し、前記共鳴トンネルバリア層の
前記ベース層に接する前記第１の層のバンドギャップが
前記ベース層のバンドギャップより大きいバイポーラト
ランジスタ構造の半導体装置において、前記共鳴トンネ
ルバリア層の前記第１の層が、請求項２又は３記載の前
記第１の半導体層であって、前記ベース層が、請求項２
又は３記載の前記第２の半導体層であり、前記第１の半
導体層からなる前記共鳴トンネルバリア層の前記第１の
層と前記第２の半導体層からなる前記ベース層とのヘテ
ロ接合界面に、ベース電流が流れる電流経路が形成され
ることを特徴とする半導体装置によって達成される。
レクタ層上に形成された第２導電型のベース層と、前記
ベース層上に積層された第１乃至第３の層からなり、前
記第２の層を前記第２層よりバンドギャップの大きい前
記第１及び第３の層が挟んでいる共鳴トンネルバリア層
と、前記共鳴トンネルバリア層上に形成された第１導電
型のエミッタ層とを有し、前記共鳴トンネルバリア層の
前記ベース層に接する前記第１の層のバンドギャップが
前記ベース層のバンドギャップより大きいバイポーラト
ランジスタ構造の半導体装置において、前記共鳴トンネ
ルバリア層の前記第１の層が、請求項２又は３記載の前
記第１の半導体層であって、前記ベース層が、請求項２
又は３記載の前記第２の半導体層であり、前記第１の半
導体層からなる前記共鳴トンネルバリア層の前記第１の
層と前記第２の半導体層からなる前記ベース層とのヘテ
ロ接合界面に、ベース電流が流れる電流経路が形成され
ることを特徴とする半導体装置によって達成される。
【００１７】また、上記課題は、チャネル層と、前記チ
ャネル層上方に配列され、前記チャネル層に蓄積された
キャリアを順に転送する複数のゲート電極とを有する電
荷結合素子構造の半導体装置において、前記チャネル層
が、請求項２又は３記載の前記第１の半導体層及び前記
第２の半導体層を有し、前記第１の半導体層と前記第２
の半導体層とのヘテロ接合界面に形成される２次元電子
又は２次元正孔が、前記複数のゲート電極に印加される
パルス電圧によって転送されることを特徴とする半導体
装置によって達成される。
ャネル層上方に配列され、前記チャネル層に蓄積された
キャリアを順に転送する複数のゲート電極とを有する電
荷結合素子構造の半導体装置において、前記チャネル層
が、請求項２又は３記載の前記第１の半導体層及び前記
第２の半導体層を有し、前記第１の半導体層と前記第２
の半導体層とのヘテロ接合界面に形成される２次元電子
又は２次元正孔が、前記複数のゲート電極に印加される
パルス電圧によって転送されることを特徴とする半導体
装置によって達成される。
【００１８】また、上記の半導体装置において、前記第
１の半導体層が、ＧａＡｓ層又はＡｌＧａＩｎＡｓ層で
あって、前記第２の半導体層がＧｅ層であることを特徴
とする半導体装置によって達成される。
１の半導体層が、ＧａＡｓ層又はＡｌＧａＩｎＡｓ層で
あって、前記第２の半導体層がＧｅ層であることを特徴
とする半導体装置によって達成される。
【００１９】
【作用】III −Ｖ族半導体層と IＶ族半導体層、III −
Ｖ族半導体層とII−ＶI 族半導体層、II−ＶI 族半導体
層と IＶ族半導体層などの異種族間接合では、［００
１］又は［１１１］方向に成長した場合に、（００１）
面又は（１１１）面のヘテロ接合界面に局在した界面準
位が、双方の半導体のバンドギャップ内に生ずることが
バンド計算から分かっている。
Ｖ族半導体層とII−ＶI 族半導体層、II−ＶI 族半導体
層と IＶ族半導体層などの異種族間接合では、［００
１］又は［１１１］方向に成長した場合に、（００１）
面又は（１１１）面のヘテロ接合界面に局在した界面準
位が、双方の半導体のバンドギャップ内に生ずることが
バンド計算から分かっている。
【００２０】この準位は一種の不純物準位であり、その
ヘテロ接合界面にのみ波動関数を生じることが、次のよ
うな定性的な考察から理解できる。なお、ここでは、II
I −Ｖ族半導体層としてＧａＡｓ層を、 IＶ族半導体層
としてＧｅ層を用い、これらＧａＡｓ層とＧｅ層とのヘ
テロ接合を例にとって説明する。ＧａＡｓ層とＧｅ層と
の（００１）面又は（１１１）面におけるヘテロ接合に
は、その界面においてＧａ層とＧｅ層とが接合する場合
と、Ａｓ層とＧｅ層とが接合する場合がある。
ヘテロ接合界面にのみ波動関数を生じることが、次のよ
うな定性的な考察から理解できる。なお、ここでは、II
I −Ｖ族半導体層としてＧａＡｓ層を、 IＶ族半導体層
としてＧｅ層を用い、これらＧａＡｓ層とＧｅ層とのヘ
テロ接合を例にとって説明する。ＧａＡｓ層とＧｅ層と
の（００１）面又は（１１１）面におけるヘテロ接合に
は、その界面においてＧａ層とＧｅ層とが接合する場合
と、Ａｓ層とＧｅ層とが接合する場合がある。
【００２１】Ａｓ層とＧｅ層とが接合する場合には、Ｇ
ｅ層側から見ると、界面のＡｓは価電子が１つ多いドナ
ーとみなすことができる。また、ＧａＡｓ層側から見る
と、ＧａがＧｅに置き換わっていることになり、やはり
価電子が１つ多くなっているドナーとみなすことができ
る。従って、ＧａＡｓ層及びＧｅ層のどちらの側から見
ても、ヘテロ接合界面にはドナー準位があることにな
る。
ｅ層側から見ると、界面のＡｓは価電子が１つ多いドナ
ーとみなすことができる。また、ＧａＡｓ層側から見る
と、ＧａがＧｅに置き換わっていることになり、やはり
価電子が１つ多くなっているドナーとみなすことができ
る。従って、ＧａＡｓ層及びＧｅ層のどちらの側から見
ても、ヘテロ接合界面にはドナー準位があることにな
る。
【００２２】他方、Ｇａ層とＧｅ層とが接合する場合に
は、これとは逆に、ヘテロ接合界面にアクセプタ準位が
あるとみなすことができる。従って、いずれの場合にお
いても、これらの界面準位は２次元キャリアを供給す
る。また、これらの準位はヘテロ接合界面近傍に波動関
数を生じること、ヘテロ接合面に平行な方向に大きな分
散をもち、電流を運べることがバンド計算の結果から分
かっている。
は、これとは逆に、ヘテロ接合界面にアクセプタ準位が
あるとみなすことができる。従って、いずれの場合にお
いても、これらの界面準位は２次元キャリアを供給す
る。また、これらの準位はヘテロ接合界面近傍に波動関
数を生じること、ヘテロ接合面に平行な方向に大きな分
散をもち、電流を運べることがバンド計算の結果から分
かっている。
【００２３】そしてこれらの界面準位の密度は、半導体
の格子定数をａとすると、２ａ-2であり、例えばＧａＡ
ｓ／Ｇｅヘテロ接合の場合には約６×１０14ｃｍ-2とな
り、従来のＧａＡｓ／ＡｌＧａＡｓ系ヘテロ接合の場合
のキャリア密度と比較すると、２桁以上大きい。また、
ヘテロ接合界面におけるポテンシャルが完全に周期的で
あることにより、通常の不純物ドーピングの場合のよう
に、ドープした不純物を原因とするランダムなポテンシ
ャルによるキャリア散乱がキャリア移動度を低下させる
こともないため、キャリア移動度が高くなる。
の格子定数をａとすると、２ａ-2であり、例えばＧａＡ
ｓ／Ｇｅヘテロ接合の場合には約６×１０14ｃｍ-2とな
り、従来のＧａＡｓ／ＡｌＧａＡｓ系ヘテロ接合の場合
のキャリア密度と比較すると、２桁以上大きい。また、
ヘテロ接合界面におけるポテンシャルが完全に周期的で
あることにより、通常の不純物ドーピングの場合のよう
に、ドープした不純物を原因とするランダムなポテンシ
ャルによるキャリア散乱がキャリア移動度を低下させる
こともないため、キャリア移動度が高くなる。
【００２４】以上の説明では、III −Ｖ族半導体層と I
Ｖ族半導体層とのヘテロ接合として、ＧａＡｓ層とＧｅ
層とを用いたが、これ以外にも、ＧａＰ層とＳｉ層など
の組合わせがある。また、III −Ｖ族半導体層とII−Ｖ
I 族半導体層とのヘテロ接合としては、例えばＧａＡｓ
層とＺｎＳｅ層などの組合わせがあり、II−ＶI 族半導
体層と IＶ族半導体層とのヘテロ接合としては、例えば
ＺｎＳｅ層とＧｅ層などの組合わせがある。
Ｖ族半導体層とのヘテロ接合として、ＧａＡｓ層とＧｅ
層とを用いたが、これ以外にも、ＧａＰ層とＳｉ層など
の組合わせがある。また、III −Ｖ族半導体層とII−Ｖ
I 族半導体層とのヘテロ接合としては、例えばＧａＡｓ
層とＺｎＳｅ層などの組合わせがあり、II−ＶI 族半導
体層と IＶ族半導体層とのヘテロ接合としては、例えば
ＺｎＳｅ層とＧｅ層などの組合わせがある。
【００２５】このようにして本発明は、異種族間ヘテロ
接合界面に、高移動度のキャリアを高密度に生じさせる
ことが可能となる。そしてこの高移動度で高密度のキャ
リアを、ＦＥＴやバイポーラトランジスタやＣＣＤに利
用することが可能である。
接合界面に、高移動度のキャリアを高密度に生じさせる
ことが可能となる。そしてこの高移動度で高密度のキャ
リアを、ＦＥＴやバイポーラトランジスタやＣＣＤに利
用することが可能である。
【００２６】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の第１の実施例によるＨ
ＥＭＴ（High Electron Mobility Transistor ）型のヘ
テロ接合ＦＥＴを示す断面図である。アンドープのＧｅ
基板１０上に、アンドープのＧｅ層１１、アンドープの
ＧａＡｓ層１２、アンドープのＡｌＧａＡｓ層１３が順
に積層されている。ＡｌＧａＡｓ層１３上には、ゲート
電極１４がショットキー接合して形成されている。
体的に説明する。図１は本発明の第１の実施例によるＨ
ＥＭＴ（High Electron Mobility Transistor ）型のヘ
テロ接合ＦＥＴを示す断面図である。アンドープのＧｅ
基板１０上に、アンドープのＧｅ層１１、アンドープの
ＧａＡｓ層１２、アンドープのＡｌＧａＡｓ層１３が順
に積層されている。ＡｌＧａＡｓ層１３上には、ゲート
電極１４がショットキー接合して形成されている。
【００２７】また、このゲート電極１４を挟んで、ソー
ス電極１５及びドレイン電極１６が形成され、これらソ
ース電極１５及びドレイン電極１６は、Ｇｅ層１１とＧ
ａＡｓ層１２との接合界面にまで達しているｎ+ 型高濃
度ドープ領域１７、１８とオーミック接合している。こ
こで、Ｇｅ層１１とＧａＡｓ層１２とのヘテロ接合界面
が｛００１｝面又は｛１１１｝面をなし、このＧａＡｓ
層１２の接合界面にＡｓ層が現出している点に本実施例
の特徴がある。従って、このヘテロ接合界面はＡｓ／Ｇ
ｅ界面となり、約６×１０14ｃｍ-2のドナー型準位が形
成されるため、２次元電子が供給され、２次元電子チャ
ネルが形成される。
ス電極１５及びドレイン電極１６が形成され、これらソ
ース電極１５及びドレイン電極１６は、Ｇｅ層１１とＧ
ａＡｓ層１２との接合界面にまで達しているｎ+ 型高濃
度ドープ領域１７、１８とオーミック接合している。こ
こで、Ｇｅ層１１とＧａＡｓ層１２とのヘテロ接合界面
が｛００１｝面又は｛１１１｝面をなし、このＧａＡｓ
層１２の接合界面にＡｓ層が現出している点に本実施例
の特徴がある。従って、このヘテロ接合界面はＡｓ／Ｇ
ｅ界面となり、約６×１０14ｃｍ-2のドナー型準位が形
成されるため、２次元電子が供給され、２次元電子チャ
ネルが形成される。
【００２８】このように本実施例によれば、Ｇｅ層１１
とＧａＡｓ層１２とのヘテロ接合界面近傍に不純物をド
ープすることなく、Ａｓ／Ｇｅ界面に高密度の２次元電
子が供給されるため、また不純物ドーピングに起因する
ランダムなポテンシャルによる電子の散乱が電子の移動
度を低下させることもないため、高密度かつ高移動度の
２次元電子チャネルが形成され、高速、高性能のＨＥＭ
Ｔ型のｎ型ＦＥＴを実現することができる。
とＧａＡｓ層１２とのヘテロ接合界面近傍に不純物をド
ープすることなく、Ａｓ／Ｇｅ界面に高密度の２次元電
子が供給されるため、また不純物ドーピングに起因する
ランダムなポテンシャルによる電子の散乱が電子の移動
度を低下させることもないため、高密度かつ高移動度の
２次元電子チャネルが形成され、高速、高性能のＨＥＭ
Ｔ型のｎ型ＦＥＴを実現することができる。
【００２９】なお、上記第１の実施例においては、Ｇｅ
層１１とヘテロ接合するＧａＡｓ層１２の接合界面にＡ
ｓ層が現出してＡｓ／Ｇｅ界面となっている場合につい
て説明したが、このＧａＡｓ層１２の接合界面にＧａ層
を現出させてもよい。この場合、ヘテロ接合界面はＧａ
／Ｇｅ界面となり、２次元正孔が供給されて２次元正孔
チャネルが形成される。従って、ｎ型高濃度ドープ領域
１７、１８をｐ型高濃度ドープ領域とすることにより、
同様の効果を奏するＨ2 ＭＴ（High Hole Mobility Tra
nsistor ）型のｐ型ＦＥＴを実現することができる。
層１１とヘテロ接合するＧａＡｓ層１２の接合界面にＡ
ｓ層が現出してＡｓ／Ｇｅ界面となっている場合につい
て説明したが、このＧａＡｓ層１２の接合界面にＧａ層
を現出させてもよい。この場合、ヘテロ接合界面はＧａ
／Ｇｅ界面となり、２次元正孔が供給されて２次元正孔
チャネルが形成される。従って、ｎ型高濃度ドープ領域
１７、１８をｐ型高濃度ドープ領域とすることにより、
同様の効果を奏するＨ2 ＭＴ（High Hole Mobility Tra
nsistor ）型のｐ型ＦＥＴを実現することができる。
【００３０】ここで、Ｇｅ層１１とヘテロ接合するＧａ
Ａｓ層１２の接合界面にＡｓ層を現出させるかＧａ層を
現出させるかは、ＧａＡｓ層１２を原子層エピタキシ法
（ＡＬＥ；Atomic Layer Epitaxy）を用いて成長させる
ことにより、容易に制御することができる。また、上記
第１の実施例においては、Ｇｅ層１１とＧａＡｓ層１２
とのヘテロ接合界面に１つのチャネルが形成されている
が、ＧａＡｓ層１２とＡｌＧａＡｓ層１３との間に、更
にＧｅ層及びＧａＡｓ層を積層して挿入することによ
り、複数のチャネルを形成してもよい。この場合、チャ
ネル領域全体に流れる電流を大きくすることが可能とな
る。
Ａｓ層１２の接合界面にＡｓ層を現出させるかＧａ層を
現出させるかは、ＧａＡｓ層１２を原子層エピタキシ法
（ＡＬＥ；Atomic Layer Epitaxy）を用いて成長させる
ことにより、容易に制御することができる。また、上記
第１の実施例においては、Ｇｅ層１１とＧａＡｓ層１２
とのヘテロ接合界面に１つのチャネルが形成されている
が、ＧａＡｓ層１２とＡｌＧａＡｓ層１３との間に、更
にＧｅ層及びＧａＡｓ層を積層して挿入することによ
り、複数のチャネルを形成してもよい。この場合、チャ
ネル領域全体に流れる電流を大きくすることが可能とな
る。
【００３１】また、上記第１の実施例においては、Ｇｅ
層１１とＧａＡｓ層１２とのヘテロ接合界面近傍に不純
物を全くドープしていないが、閾値調整等の目的で、所
定の不純物をドープしてもよい。この場合、高速性を多
少犠牲にする代わりに、低閾値化等の他の特性の向上を
図ることができる。更に、上記第１の実施例において
は、ＨＥＭＴ型のＦＥＴについて述べたが、この型のＦ
ＥＴに限定されず、ＡｌＧａＡｓ層１３のないＭＥＳＦ
ＥＴ（MetalSemiconductor FET ）型のＦＥＴであって
もよい。
層１１とＧａＡｓ層１２とのヘテロ接合界面近傍に不純
物を全くドープしていないが、閾値調整等の目的で、所
定の不純物をドープしてもよい。この場合、高速性を多
少犠牲にする代わりに、低閾値化等の他の特性の向上を
図ることができる。更に、上記第１の実施例において
は、ＨＥＭＴ型のＦＥＴについて述べたが、この型のＦ
ＥＴに限定されず、ＡｌＧａＡｓ層１３のないＭＥＳＦ
ＥＴ（MetalSemiconductor FET ）型のＦＥＴであって
もよい。
【００３２】次に、本発明の第２の実施例によるｎｐｎ
型ＨＢＴ（Hetero-junction BT；ヘテロバイポーラトラ
ンジスタ）を、図２に示す断面図を用いて説明する。Ｇ
ａＡｓ基板２０上に、ｎ+ 型ＧａＡｓコレクタコンタク
ト層２１、ｎ型ＧａＡｓコレクタ層２２、ｐ型Ｇｅベー
ス層２３、ｎ型ＧａＡｓエミッタ層２４、ｎ+ 型ＧａＡ
ｓエミッタコンタクト層２５が順に積層されている。ま
た、ｎ型ＧａＡｓコレクタ層２２とｐ型Ｇｅベース層２
３との接合界面にまで達しているｐ+型高濃度ドープ領
域２６が形成されている。
型ＨＢＴ（Hetero-junction BT；ヘテロバイポーラトラ
ンジスタ）を、図２に示す断面図を用いて説明する。Ｇ
ａＡｓ基板２０上に、ｎ+ 型ＧａＡｓコレクタコンタク
ト層２１、ｎ型ＧａＡｓコレクタ層２２、ｐ型Ｇｅベー
ス層２３、ｎ型ＧａＡｓエミッタ層２４、ｎ+ 型ＧａＡ
ｓエミッタコンタクト層２５が順に積層されている。ま
た、ｎ型ＧａＡｓコレクタ層２２とｐ型Ｇｅベース層２
３との接合界面にまで達しているｐ+型高濃度ドープ領
域２６が形成されている。
【００３３】更に、ｎ+ 型ＧａＡｓエミッタコンタクト
層２５上には、エミッタ電極２７が形成され、ｐ+ 型高
濃度ドープ領域２６上には、ベース電極２８が形成さ
れ、ｎ+ 型ＧａＡｓコレクタコンタクト層２１上には、
コレクタ電極２９が形成され、それぞれオーミック接合
している。ここで、ｎ型ＧａＡｓコレクタ層２２とｐ型
Ｇｅベース層２３とのヘテロ接合界面及びｐ型Ｇｅベー
ス層２３とｎ型ＧａＡｓエミッタ層２４とのヘテロ接合
界面が共に｛００１｝面又は｛１１１｝面をなし、これ
らｎ型ＧａＡｓコレクタ層２２及びｎ型ＧａＡｓエミッ
タ層２４の接合界面にＧａ層が現出している点に本実施
例の特徴がある。従って、これら２つのヘテロ接合界面
は共にＧａ／Ｇｅ界面となり、約６×１０14ｃｍ-2のア
クセプタ型準位が形成されるため、電流が流れ易い電流
パスとなる。
層２５上には、エミッタ電極２７が形成され、ｐ+ 型高
濃度ドープ領域２６上には、ベース電極２８が形成さ
れ、ｎ+ 型ＧａＡｓコレクタコンタクト層２１上には、
コレクタ電極２９が形成され、それぞれオーミック接合
している。ここで、ｎ型ＧａＡｓコレクタ層２２とｐ型
Ｇｅベース層２３とのヘテロ接合界面及びｐ型Ｇｅベー
ス層２３とｎ型ＧａＡｓエミッタ層２４とのヘテロ接合
界面が共に｛００１｝面又は｛１１１｝面をなし、これ
らｎ型ＧａＡｓコレクタ層２２及びｎ型ＧａＡｓエミッ
タ層２４の接合界面にＧａ層が現出している点に本実施
例の特徴がある。従って、これら２つのヘテロ接合界面
は共にＧａ／Ｇｅ界面となり、約６×１０14ｃｍ-2のア
クセプタ型準位が形成されるため、電流が流れ易い電流
パスとなる。
【００３４】このように本実施例によれば、ｎ型ＧａＡ
ｓコレクタ層２２とｐ型Ｇｅベース層２３とのヘテロ接
合界面及びｐ型Ｇｅベース層２３とｎ型ＧａＡｓエミッ
タ層２４とのヘテロ接合界面におけるＧａ／Ｇｅ界面に
高密度のアクセプタ型準位が形成されるため、ベース電
流の流れる低抵抗の電流パスとなり、ベース抵抗の小さ
いｎｐｎ型ＨＢＴを実現することができる。
ｓコレクタ層２２とｐ型Ｇｅベース層２３とのヘテロ接
合界面及びｐ型Ｇｅベース層２３とｎ型ＧａＡｓエミッ
タ層２４とのヘテロ接合界面におけるＧａ／Ｇｅ界面に
高密度のアクセプタ型準位が形成されるため、ベース電
流の流れる低抵抗の電流パスとなり、ベース抵抗の小さ
いｎｐｎ型ＨＢＴを実現することができる。
【００３５】なお、上記第２の実施例においては、ｎ型
ＧａＡｓコレクタ層２２とｐ型Ｇｅベース層２３、ｐ型
Ｇｅベース層２３とｎ型ＧａＡｓエミッタ層２４の２つ
のヘテロ接合界面に２つのベース電流パスを形成する場
合について説明したが、１つのベース電流パスを形成し
てもよい。例えばｎ型Ｇｅコレクタ層、ｐ型Ｇｅベース
層及びｎ型ＧａＡｓエミッタ層を積層して、ｐ型Ｇｅベ
ース層とｎ型ＧａＡｓエミッタ層とのヘテロ接合界面に
ベース電流パスを形成することも可能であるし、ｎ型Ｇ
ｅコレクタ層、ｐ型ＧａＡｓベース層及びｎ型ＧａＡｓ
エミッタ層を積層して、ｎ型Ｇｅコレクタ層とｐ型Ｇａ
Ａｓベース層とのヘテロ接合界面にベース電流パスを形
成することも可能である。また、ｎ型Ｇｅコレクタ層、
ｐ型Ｇｅベース層、ｐ型ＧａＡｓベース層及びｎ型Ｇａ
Ａｓエミッタ層を積層して、同じベース層中のｐ型Ｇｅ
ベース層とｐ型ＧａＡｓベース層とのヘテロ接合界面に
ベース電流パスを形成する場合等、種々のバリエーショ
ンがある。
ＧａＡｓコレクタ層２２とｐ型Ｇｅベース層２３、ｐ型
Ｇｅベース層２３とｎ型ＧａＡｓエミッタ層２４の２つ
のヘテロ接合界面に２つのベース電流パスを形成する場
合について説明したが、１つのベース電流パスを形成し
てもよい。例えばｎ型Ｇｅコレクタ層、ｐ型Ｇｅベース
層及びｎ型ＧａＡｓエミッタ層を積層して、ｐ型Ｇｅベ
ース層とｎ型ＧａＡｓエミッタ層とのヘテロ接合界面に
ベース電流パスを形成することも可能であるし、ｎ型Ｇ
ｅコレクタ層、ｐ型ＧａＡｓベース層及びｎ型ＧａＡｓ
エミッタ層を積層して、ｎ型Ｇｅコレクタ層とｐ型Ｇａ
Ａｓベース層とのヘテロ接合界面にベース電流パスを形
成することも可能である。また、ｎ型Ｇｅコレクタ層、
ｐ型Ｇｅベース層、ｐ型ＧａＡｓベース層及びｎ型Ｇａ
Ａｓエミッタ層を積層して、同じベース層中のｐ型Ｇｅ
ベース層とｐ型ＧａＡｓベース層とのヘテロ接合界面に
ベース電流パスを形成する場合等、種々のバリエーショ
ンがある。
【００３６】更に、ベース層とエミッタ層及びコレクタ
層とのヘテロ接合界面並びにベース層中のヘテロ接合界
面を組み合わせたり、ベース層中にＧｅ層とＧａＡｓ層
を複数回積層して複数のヘテロ接合界面を形成したりす
ることにより、３以上のベース電流パスを形成すること
も可能である。また、上記第２の実施例においては、ｎ
ｐｎ型ＨＢＴの場合について説明したが、ｐｎｐ型ＨＢ
Ｔの場合にも本発明を適用することができる。この場
合、上記図２に示すエミッタ層、ベース層及びコレクタ
層等の導電型を逆にすると共に、ベース電流パスを形成
するＧｅ層とＧａＡｓ層とのヘテロ接合界面にＡｓ層が
現出するようにする。これにより、ヘテロ接合界面はＡ
ｓ／Ｇｅ界面となり、高密度のドナー型準位が形成され
るため、上記第２の実施例の場合と同様にベース電流の
流れる低抵抗の電流パスとなり、ベース抵抗の小さいｐ
ｎｐ型ＨＢＴを実現することができる。
層とのヘテロ接合界面並びにベース層中のヘテロ接合界
面を組み合わせたり、ベース層中にＧｅ層とＧａＡｓ層
を複数回積層して複数のヘテロ接合界面を形成したりす
ることにより、３以上のベース電流パスを形成すること
も可能である。また、上記第２の実施例においては、ｎ
ｐｎ型ＨＢＴの場合について説明したが、ｐｎｐ型ＨＢ
Ｔの場合にも本発明を適用することができる。この場
合、上記図２に示すエミッタ層、ベース層及びコレクタ
層等の導電型を逆にすると共に、ベース電流パスを形成
するＧｅ層とＧａＡｓ層とのヘテロ接合界面にＡｓ層が
現出するようにする。これにより、ヘテロ接合界面はＡ
ｓ／Ｇｅ界面となり、高密度のドナー型準位が形成され
るため、上記第２の実施例の場合と同様にベース電流の
流れる低抵抗の電流パスとなり、ベース抵抗の小さいｐ
ｎｐ型ＨＢＴを実現することができる。
【００３７】次に、本発明の第３の実施例によるＨＥＴ
（Hot Electron Transistor ；ホットエレクトロントラ
ンジスタ）を、図３に示す断面図を用いて説明する。ｎ
+ 型ＧａＡｓコレクタコンタクト層３０上に、ｎ型Ｇａ
Ａｓコレクタ層３１、ＡｌＧａＡｓコレクタバリア層３
２、ｎ型Ｇｅベース層３３、ＡｌＧａＡｓエミッタバリ
ア層３４、ｎ型ＧａＡｓエミッタ層３５及びｎ+ 型Ｇａ
Ａｓエミッタコンタクト層３６が順に積層されている。
（Hot Electron Transistor ；ホットエレクトロントラ
ンジスタ）を、図３に示す断面図を用いて説明する。ｎ
+ 型ＧａＡｓコレクタコンタクト層３０上に、ｎ型Ｇａ
Ａｓコレクタ層３１、ＡｌＧａＡｓコレクタバリア層３
２、ｎ型Ｇｅベース層３３、ＡｌＧａＡｓエミッタバリ
ア層３４、ｎ型ＧａＡｓエミッタ層３５及びｎ+ 型Ｇａ
Ａｓエミッタコンタクト層３６が順に積層されている。
【００３８】また、ｎ+ 型ＧａＡｓエミッタコンタクト
層３６上にはエミッタ電極３７が形成され、ｎ型Ｇｅベ
ース層３３上にはベース電極３８が形成され、ｎ+ 型Ｇ
ａＡｓコレクタコンタクト層３０底面上にはコレクタ電
極３９が形成され、それぞれオーミック接合している。
ここで、ＡｌＧａＡｓコレクタバリア層３２とｎ型Ｇｅ
ベース層３３とのヘテロ接合界面及びｎ型Ｇｅベース層
３３とＡｌＧａＡｓエミッタバリア層３４とのヘテロ接
合界面が共に｛００１｝面又は｛１１１｝面をなし、こ
れらＡｌＧａＡｓコレクタバリア層３２及びＡｌＧａＡ
ｓエミッタバリア層３４の接合界面にＡｓ層が現出して
いる点に本実施例の特徴がある。従って、これら２つの
ヘテロ接合界面は共にＡｓ／Ｇｅ界面となり、約６×１
０14ｃｍ-2のドナー型準位が形成されるため、電流が流
れ易い電流パスとなる。
層３６上にはエミッタ電極３７が形成され、ｎ型Ｇｅベ
ース層３３上にはベース電極３８が形成され、ｎ+ 型Ｇ
ａＡｓコレクタコンタクト層３０底面上にはコレクタ電
極３９が形成され、それぞれオーミック接合している。
ここで、ＡｌＧａＡｓコレクタバリア層３２とｎ型Ｇｅ
ベース層３３とのヘテロ接合界面及びｎ型Ｇｅベース層
３３とＡｌＧａＡｓエミッタバリア層３４とのヘテロ接
合界面が共に｛００１｝面又は｛１１１｝面をなし、こ
れらＡｌＧａＡｓコレクタバリア層３２及びＡｌＧａＡ
ｓエミッタバリア層３４の接合界面にＡｓ層が現出して
いる点に本実施例の特徴がある。従って、これら２つの
ヘテロ接合界面は共にＡｓ／Ｇｅ界面となり、約６×１
０14ｃｍ-2のドナー型準位が形成されるため、電流が流
れ易い電流パスとなる。
【００３９】このように本実施例によれば、ＡｌＧａＡ
ｓコレクタバリア層３２とｎ型Ｇｅベース層３３とのヘ
テロ接合界面及びｎ型Ｇｅベース層３３とＡｌＧａＡｓ
エミッタバリア層３４とのヘテロ接合界面におけるＡｓ
／Ｇｅ界面に高密度のドナー型準位が形成されるため、
ベース電流の流れる低抵抗の電流パスとなり、ベース抵
抗の小さいＨＥＴを実現することができる。
ｓコレクタバリア層３２とｎ型Ｇｅベース層３３とのヘ
テロ接合界面及びｎ型Ｇｅベース層３３とＡｌＧａＡｓ
エミッタバリア層３４とのヘテロ接合界面におけるＡｓ
／Ｇｅ界面に高密度のドナー型準位が形成されるため、
ベース電流の流れる低抵抗の電流パスとなり、ベース抵
抗の小さいＨＥＴを実現することができる。
【００４０】次に、本発明の第４の実施例によるＲＨＥ
Ｔ（Resorant-tunneling HET；共鳴トンネリング・ホッ
トエレクトロントランジスタ）を、図４に示す断面図を
用いて説明する。ｎ+ 型ＧａＡｓコレクタコンタクト層
４０上に、ｎ型ＧａＡｓコレクタ層４１、ＡｌＧａＡｓ
コレクタバリア層４２、ｎ型Ｇｅベース層４３、ＡｌＧ
ａＡｓ層４４、ＧａＡｓ層４５及びＡｌＧａＡｓ層４６
が順に積層されている。そしてこれらＡｌＧａＡｓ層４
４、ＧａＡｓ層４５及びＡｌＧａＡｓ層４６は、上下を
バンドギャップの大きいＡｌＧａＡｓ層４４、４６に挟
まれた中央の薄いＧａＡｓ層４５に共鳴順位が形成され
る共鳴トンネルバリア層４７を構成している。
Ｔ（Resorant-tunneling HET；共鳴トンネリング・ホッ
トエレクトロントランジスタ）を、図４に示す断面図を
用いて説明する。ｎ+ 型ＧａＡｓコレクタコンタクト層
４０上に、ｎ型ＧａＡｓコレクタ層４１、ＡｌＧａＡｓ
コレクタバリア層４２、ｎ型Ｇｅベース層４３、ＡｌＧ
ａＡｓ層４４、ＧａＡｓ層４５及びＡｌＧａＡｓ層４６
が順に積層されている。そしてこれらＡｌＧａＡｓ層４
４、ＧａＡｓ層４５及びＡｌＧａＡｓ層４６は、上下を
バンドギャップの大きいＡｌＧａＡｓ層４４、４６に挟
まれた中央の薄いＧａＡｓ層４５に共鳴順位が形成され
る共鳴トンネルバリア層４７を構成している。
【００４１】また、この共鳴トンネルバリア層４７上に
は、ｎ型ＧａＡｓエミッタ層４８及びｎ+ 型ＧａＡｓエ
ミッタコンタクト層４９が順に積層されている。更に、
ｎ+型ＧａＡｓエミッタコンタクト層４９上にはエミッ
タ電極５０が形成され、ｎ型Ｇｅベース層４３上にはベ
ース電極５１が形成され、ｎ+ 型ＧａＡｓコレクタコン
タクト層４０底面上にはコレクタ電極５２が形成され、
それぞれオーミック接合している。
は、ｎ型ＧａＡｓエミッタ層４８及びｎ+ 型ＧａＡｓエ
ミッタコンタクト層４９が順に積層されている。更に、
ｎ+型ＧａＡｓエミッタコンタクト層４９上にはエミッ
タ電極５０が形成され、ｎ型Ｇｅベース層４３上にはベ
ース電極５１が形成され、ｎ+ 型ＧａＡｓコレクタコン
タクト層４０底面上にはコレクタ電極５２が形成され、
それぞれオーミック接合している。
【００４２】ここで、ＡｌＧａＡｓコレクタバリア層４
２とｎ型Ｇｅベース層４３とのヘテロ接合界面及びｎ型
Ｇｅベース層４３と共鳴トンネルバリア層４７のＡｌＧ
ａＡｓ層４４とのヘテロ接合界面が共に｛００１｝面又
は｛１１１｝面をなし、これらＡｌＧａＡｓコレクタバ
リア層４２及びＡｌＧａＡｓ層４４の接合界面にＡｓ層
が現出している点に本実施例の特徴がある。
２とｎ型Ｇｅベース層４３とのヘテロ接合界面及びｎ型
Ｇｅベース層４３と共鳴トンネルバリア層４７のＡｌＧ
ａＡｓ層４４とのヘテロ接合界面が共に｛００１｝面又
は｛１１１｝面をなし、これらＡｌＧａＡｓコレクタバ
リア層４２及びＡｌＧａＡｓ層４４の接合界面にＡｓ層
が現出している点に本実施例の特徴がある。
【００４３】従って、本実施例によれば、上記第３の実
施例と同様に、ＡｌＧａＡｓコレクタバリア層４２とｎ
型Ｇｅベース層４３とのヘテロ接合界面及びｎ型Ｇｅベ
ース層４３と共鳴トンネルバリア層４７とのヘテロ接合
界面におけるＡｓ／Ｇｅ界面に高密度のドナー型準位が
形成されるため、ベース電流の流れる低抵抗の電流パス
となり、ベース抵抗の小さいＲＨＥＴを実現することが
できる。
施例と同様に、ＡｌＧａＡｓコレクタバリア層４２とｎ
型Ｇｅベース層４３とのヘテロ接合界面及びｎ型Ｇｅベ
ース層４３と共鳴トンネルバリア層４７とのヘテロ接合
界面におけるＡｓ／Ｇｅ界面に高密度のドナー型準位が
形成されるため、ベース電流の流れる低抵抗の電流パス
となり、ベース抵抗の小さいＲＨＥＴを実現することが
できる。
【００４４】次に、本発明の第５の実施例によるｎｐｎ
型ＲＢＴ（Resorant-tunneling BT；共鳴トンネリング
・バイポーラトランジスタ）を、図５に示す断面図を用
いて説明する。ｎ+ 型ＧａＡｓコレクタコンタクト層６
０上に、ｎ型ＧａＡｓコレクタ層６１及びｐ型Ｇｅベー
ス層６２が順に積層され、このｐ型Ｇｅベース層６２上
には、ＡｌＧａＡｓ層６３、ＧａＡｓ層６４及びＡｌＧ
ａＡｓ層６５からなる共鳴トンネルバリア層６６が形成
され、この共鳴トンネルバリア層６６上には、ｎ型Ｇａ
Ａｓエミッタ層６７及びｎ+ 型ＧａＡｓエミッタコンタ
クト層６８が順に積層されている。
型ＲＢＴ（Resorant-tunneling BT；共鳴トンネリング
・バイポーラトランジスタ）を、図５に示す断面図を用
いて説明する。ｎ+ 型ＧａＡｓコレクタコンタクト層６
０上に、ｎ型ＧａＡｓコレクタ層６１及びｐ型Ｇｅベー
ス層６２が順に積層され、このｐ型Ｇｅベース層６２上
には、ＡｌＧａＡｓ層６３、ＧａＡｓ層６４及びＡｌＧ
ａＡｓ層６５からなる共鳴トンネルバリア層６６が形成
され、この共鳴トンネルバリア層６６上には、ｎ型Ｇａ
Ａｓエミッタ層６７及びｎ+ 型ＧａＡｓエミッタコンタ
クト層６８が順に積層されている。
【００４５】更に、ｎ+ 型ＧａＡｓエミッタコンタクト
層６８上にはエミッタ電極６９が形成され、ｐ型Ｇｅベ
ース層６２上にはベース電極７０が形成され、ｎ+ 型Ｇ
ａＡｓコレクタコンタクト層６０底面上にはコレクタ電
極７１が形成され、それぞれオーミック接合している。
ここで、ｎ型ＧａＡｓコレクタ層６１とｐ型Ｇｅベース
層６２とのヘテロ接合界面及びｐ型Ｇｅベース層６２と
共鳴トンネルバリア層６６のＡｌＧａＡｓ層６３とのヘ
テロ接合界面が共に｛００１｝面又は｛１１１｝面をな
し、ｎ型ＧａＡｓコレクタ層６１の接合界面にＧａ層が
現出し、ＡｌＧａＡｓ層６３の接合界面にＡｌＧａ層が
現出している点に本実施例の特徴がある。
層６８上にはエミッタ電極６９が形成され、ｐ型Ｇｅベ
ース層６２上にはベース電極７０が形成され、ｎ+ 型Ｇ
ａＡｓコレクタコンタクト層６０底面上にはコレクタ電
極７１が形成され、それぞれオーミック接合している。
ここで、ｎ型ＧａＡｓコレクタ層６１とｐ型Ｇｅベース
層６２とのヘテロ接合界面及びｐ型Ｇｅベース層６２と
共鳴トンネルバリア層６６のＡｌＧａＡｓ層６３とのヘ
テロ接合界面が共に｛００１｝面又は｛１１１｝面をな
し、ｎ型ＧａＡｓコレクタ層６１の接合界面にＧａ層が
現出し、ＡｌＧａＡｓ層６３の接合界面にＡｌＧａ層が
現出している点に本実施例の特徴がある。
【００４６】従って、本実施例によれば、上記第２の実
施例と同様に、ｎ型ＧａＡｓコレクタ層６１とｐ型Ｇｅ
ベース層６２とのヘテロ接合界面におけるＧａ／Ｇｅ界
面及びｐ型Ｇｅベース層６２と共鳴トンネルバリア層６
６とのヘテロ接合界面におけるＡｌＧａ／Ｇｅ界面に高
密度のアクセプタ型準位が形成されるため、ベース電流
の流れる低抵抗の電流パスとなり、ベース抵抗の小さい
ｎｐｎ型ＲＢＴを実現することができる。
施例と同様に、ｎ型ＧａＡｓコレクタ層６１とｐ型Ｇｅ
ベース層６２とのヘテロ接合界面におけるＧａ／Ｇｅ界
面及びｐ型Ｇｅベース層６２と共鳴トンネルバリア層６
６とのヘテロ接合界面におけるＡｌＧａ／Ｇｅ界面に高
密度のアクセプタ型準位が形成されるため、ベース電流
の流れる低抵抗の電流パスとなり、ベース抵抗の小さい
ｎｐｎ型ＲＢＴを実現することができる。
【００４７】次に、本発明の第６の実施例によるＣＣＤ
を、図６に示す断面図を用いて説明する。Ｇｅ基板８０
上にＡｌＧａＡｓ層８１が形成され、このＡｌＧａＡｓ
層８１上に、複数のゲート電極８２ａ、８２ｂ、８２
ｃ、…が配列されている。これらのゲート電極８２ａ、
８２ｂ、８２ｃ、…は、それぞれ周期的に変化するパル
ス電圧φ１、φ２、φ３が印加されるように配線されて
いる。
を、図６に示す断面図を用いて説明する。Ｇｅ基板８０
上にＡｌＧａＡｓ層８１が形成され、このＡｌＧａＡｓ
層８１上に、複数のゲート電極８２ａ、８２ｂ、８２
ｃ、…が配列されている。これらのゲート電極８２ａ、
８２ｂ、８２ｃ、…は、それぞれ周期的に変化するパル
ス電圧φ１、φ２、φ３が印加されるように配線されて
いる。
【００４８】ここで、Ｇｅ基板８０とＡｌＧａＡｓ層８
１とのヘテロ接合界面が｛００１｝面又は｛１１１｝面
をなし、ＡｌＧａＡｓ層８１の接合界面にＡｓ層が現出
している点に本実施例の特徴がある。従って、このヘテ
ロ接合界面は共にＡｓ／Ｇｅ界面となり、ドナー型準位
が形成されるため、２次元電子が形成される。そしてこ
の２次元電子は、ゲート電極８２ａ、８２ｂ、８２ｃ、
…にパルス電圧φ１、φ２、φ３を印加することにより
制御され、Ｇｅ基板８０とＡｌＧａＡｓ層８１とのヘテ
ロ接合界面内で信号電荷として転送される。
１とのヘテロ接合界面が｛００１｝面又は｛１１１｝面
をなし、ＡｌＧａＡｓ層８１の接合界面にＡｓ層が現出
している点に本実施例の特徴がある。従って、このヘテ
ロ接合界面は共にＡｓ／Ｇｅ界面となり、ドナー型準位
が形成されるため、２次元電子が形成される。そしてこ
の２次元電子は、ゲート電極８２ａ、８２ｂ、８２ｃ、
…にパルス電圧φ１、φ２、φ３を印加することにより
制御され、Ｇｅ基板８０とＡｌＧａＡｓ層８１とのヘテ
ロ接合界面内で信号電荷として転送される。
【００４９】このように本実施例によれば、Ｇｅ基板８
０とＡｌＧａＡｓ層８１とのヘテロ接合界面におけるＡ
ｓ／Ｇｅ界面に高密度の２次元電子が形成され、信号電
荷として転送されるため、高速、高性能のＣＣＤを実現
することができる。なお、上記第６の実施例において
は、ＡｌＧａＡｓ層８１のヘテロ接合界面にＡｓ層が現
出してＡｓ／Ｇｅ界面となっている場合について説明し
たが、このＡｌＧａＡｓ層８１の接合界面にＧａ層又は
Ａｌ層を現出させてもよい。
０とＡｌＧａＡｓ層８１とのヘテロ接合界面におけるＡ
ｓ／Ｇｅ界面に高密度の２次元電子が形成され、信号電
荷として転送されるため、高速、高性能のＣＣＤを実現
することができる。なお、上記第６の実施例において
は、ＡｌＧａＡｓ層８１のヘテロ接合界面にＡｓ層が現
出してＡｓ／Ｇｅ界面となっている場合について説明し
たが、このＡｌＧａＡｓ層８１の接合界面にＧａ層又は
Ａｌ層を現出させてもよい。
【００５０】この場合、ヘテロ接合界面はＧａ／Ｇｅ界
面又はＡｌ／Ｇｅ界面となり、２次元正孔が形成されて
信号電荷として転送されることにより、同様の効果を奏
することができる。
面又はＡｌ／Ｇｅ界面となり、２次元正孔が形成されて
信号電荷として転送されることにより、同様の効果を奏
することができる。
【００５１】
【発明の効果】以上のように本発明によれば、III −Ｖ
族半導体層又はII−ＶI 族半導体層からなる第１の半導
体層と IＶ族半導体層又はII−ＶI 族半導体層からなる
第２の半導体層とが異種族間接合したヘテロ接合界面
が、｛００１｝面又は｛１１１｝面をなし、この接合界
面における第１及び第２の半導体層の現出する元素層を
それぞれ制御して所定の組合わせの接合とすることによ
り、このヘテロ接合界面に高密度、高移動度の２次元電
子又は２次元正孔を形成することができる。
族半導体層又はII−ＶI 族半導体層からなる第１の半導
体層と IＶ族半導体層又はII−ＶI 族半導体層からなる
第２の半導体層とが異種族間接合したヘテロ接合界面
が、｛００１｝面又は｛１１１｝面をなし、この接合界
面における第１及び第２の半導体層の現出する元素層を
それぞれ制御して所定の組合わせの接合とすることによ
り、このヘテロ接合界面に高密度、高移動度の２次元電
子又は２次元正孔を形成することができる。
【００５２】そしてこの高密度、高移動度の２次元電子
又は２次元正孔をＦＥＴ、ＢＴ、ＣＣＤ等の半導体装置
におけるキャリアとして利用することにより、ヘテロ接
合をもつ各種の半導体装置の性能向上に大きく寄与する
ことができる。
又は２次元正孔をＦＥＴ、ＢＴ、ＣＣＤ等の半導体装置
におけるキャリアとして利用することにより、ヘテロ接
合をもつ各種の半導体装置の性能向上に大きく寄与する
ことができる。
【図１】本発明の第１の実施例によるＨＥＭＴ型のヘテ
ロ接合ＦＥＴを示す断面図である。
ロ接合ＦＥＴを示す断面図である。
【図２】本発明の第２の実施例によるｎｐｎ型ＨＢＴを
示す断面図である。
示す断面図である。
【図３】本発明の第３の実施例によるＨＥＴを示す断面
図である。
図である。
【図４】本発明の第４の実施例によるＲＨＥＴを示す断
面図である。
面図である。
【図５】本発明の第５の実施例によるｎｐｎ型ＲＢＴを
示す断面図である。
示す断面図である。
【図６】本発明の第６の実施例によるＣＣＤを示す断面
図である。
図である。
１０：Ｇｅ基板 １１：Ｇｅ層 １２：ＧａＡｓ層 １３：ＡｌＧａＡｓ層 １４：ゲート電極 １５：ソース電極 １６：ドレイン電極 １７、１８：ｎ+ 型高濃度ドープ領域 ２０：ＧａＡｓ基板 ２１：ｎ+ 型ＧａＡｓコレクタコンタクト層 ２２：ｎ型ＧａＡｓコレクタ層 ２３：ｐ型Ｇｅベース層 ２４：ｎ型ＧａＡｓエミッタ層 ２５：ｎ+ 型ＧａＡｓエミッタコンタクト層 ２６：ｐ+ 型高濃度ドープ領域 ２７：エミッタ電極 ２８：ベース電極 ２９：コレクタ電極 ３０：ｎ+ 型ＧａＡｓコレクタコンタクト層 ３１：ｎ型ＧａＡｓコレクタ層 ３２：ＡｌＧａＡｓコレクタバリア層 ３３：ｎ型Ｇｅベース層 ３４：ＡｌＧａＡｓエミッタバリア層 ３５：ｎ型ＧａＡｓエミッタ層 ３６：ｎ+ 型ＧａＡｓエミッタコンタクト層 ３７：エミッタ電極 ３８：ベース電極 ３９：コレクタ電極 ４０：ｎ+ 型ＧａＡｓコレクタコンタクト層 ４１：ｎ型ＧａＡｓコレクタ層 ４２：ＡｌＧａＡｓコレクタバリア層 ４３：ｎ型Ｇｅベース層 ４４：ＡｌＧａＡｓ層 ４５：ＧａＡｓ層 ４６：ＡｌＧａＡｓ層 ４７：共鳴トンネルバリア層 ４８：ｎ型ＧａＡｓエミッタ層 ４９：ｎ+ 型ＧａＡｓエミッタコンタクト層 ５０：エミッタ電極 ５１：ベース電極 ５２：コレクタ電極 ６０：ｎ+ 型ＧａＡｓコレクタコンタクト層 ６１：ｎ型ＧａＡｓコレクタ層 ６２：ｐ型Ｇｅベース層 ６３：ＡｌＧａＡｓ層 ６４：ＧａＡｓ層 ６５：ＡｌＧａＡｓ層 ６６：共鳴トンネルバリア層 ６７：ｎ型ＧａＡｓエミッタ層 ６８：ｎ+ 型ＧａＡｓエミッタコンタクト層 ６９：エミッタ電極 ７０：ベース電極 ７１：コレクタ電極 ８０：Ｇｅ基板 ８１：ＡｌＧａＡｓ層 ８２ａ、８２ｂ、８２ｃ、…：ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/68 7377−4Ｍ 21/331 29/73
Claims (13)
- 【請求項１】 III −Ｖ族半導体層又はII−ＶI 族半導
体層からなる第１の半導体層と、 前記第１の半導体層と異種族間接合して形成された IＶ
族半導体層又はII−ＶI 族半導体層からなる第２の半導
体層とを有し、 前記第１の半導体層と前記第２の半導体層との接合界面
が、｛００１｝面又は｛１１１｝面をなし、 前記第１の半導体層のIII −Ｖ族半導体層と前記第２の
半導体層の IＶ族半導体層或いはII−ＶI 族半導体層と
がヘテロ接合をなし、又は前記第１の半導体層のII−Ｖ
I 族半導体層と前記第２の半導体層の IＶ族半導体層と
がヘテロ接合をなしており、 前記ヘテロ接合界面に、２次元キャリアが形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１の半導体層の前記Ｖ族元素層と前記第２の半導
体層の前記 IＶ族半導体層とがヘテロ接合をなし、前記
第１の半導体層の前記III 族元素層と前記第２の半導体
層の前記ＶI 族半導体層とがヘテロ接合をなし、又は前
記第１の半導体層の前記ＶI 族元素層と前記第２の半導
体層の前記 IＶ族半導体層とがヘテロ接合をなしてお
り、 前記ヘテロ接合界面に、２次元電子が形成されているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記第１の半導体層の前記III 族元素層と前記第２の半
導体層の前記 IＶ族半導体層とがヘテロ接合をなし、前
記第１の半導体層の前記Ｖ族元素層と前記第２の半導体
層の前記II族半導体層とがヘテロ接合をなし、又は前記
第１の半導体層の前記II族元素層と前記第２の半導体層
の前記 IＶ族半導体層とがヘテロ接合をなしており、 前記ヘテロ接合界面に、２次元正孔が形成されているこ
とを特徴とする半導体装置。 - 【請求項４】 ソース領域と、ドレイン領域と、前記ソ
ース領域及び前記ドレイン領域間に挟まれたチャネル領
域と、前記チャネル領域上方に設けられ、前記チャネル
領域に流れるキャリアを制御するゲート電極とを有する
電界効果トランジスタ構造の半導体装置において、 前記チャネル領域が、請求項２又は３記載の前記第１の
半導体層及び前記第２の半導体層を有し、 前記第１の半導体層と前記第２の半導体層とのヘテロ接
合界面に、２次元電子チャネル又は２次元正孔チャネル
が形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記チャネル領域をなす前記第１の半導体層及び前記第
２の半導体層が、交互に複数層積層されており、 前記第１の半導体層と前記第２の半導体層との複数のヘ
テロ接合界面に、複数の２次元電子チャネル又は２次元
正孔チャネルが形成されていることを特徴とする半導体
装置。 - 【請求項６】 第１導電型のコレクタ層と、前記コレク
タ層上に形成された第２導電型のベース層と、前記ベー
ス層上に形成された第１導電型のエミッタ層とを有する
バイポーラトランジスタ構造の半導体装置において、 前記コレクタ層が、請求項２又は３記載の前記第１の半
導体層であって、前記ベース層が、請求項２又は３記載
の前記第２の半導体層であり、 前記第１の半導体層からなる前記コレクタ層と前記第２
の半導体層からなる前記ベース層とのヘテロ接合界面
に、ベース電流が流れる電流経路が形成されることを特
徴とする半導体装置。 - 【請求項７】 第１導電型のコレクタ層と、前記コレク
タ層上に形成された第２導電型のベース層と、前記ベー
ス層上に形成された第１導電型のエミッタ層とを有する
バイポーラトランジスタ構造の半導体装置において、 前記エミッタ層が、請求項２又は３記載の前記第１の半
導体層であって、前記ベース層が、請求項２又は３記載
の前記第２の半導体層であり、 前記第１の半導体層からなる前記エミッタ層と前記第２
の半導体層からなる前記ベース層とのヘテロ接合界面
に、ベース電流が流れる電流経路が形成されることを特
徴とする半導体装置。 - 【請求項８】 第１導電型のコレクタ層と、前記コレク
タ層上に形成された第２導電型のベース層と、前記ベー
ス層上に形成された第１導電型のエミッタ層とを有する
バイポーラトランジスタ構造の半導体装置において、 前記ベース層が、請求項２又は３記載の前記第１の半導
体層及び前記第２の半導体層を有し、 前記第１の半導体層と前記第２の半導体層とのヘテロ接
合界面に、ベース電流が流れる電流経路が形成されるこ
とを特徴とする半導体装置。 - 【請求項９】 第１導電型のコレクタ層と、前記コレク
タ層上に形成されたコレクタバリア層と、前記コレクタ
バリア層上に形成された第２導電型のベース層と、前記
ベース層上に形成された第１導電型のエミッタ層とを有
し、前記コレクタバリア層のバンドギャップが前記ベー
ス層のバンドギャップより大きいバイポーラトランジス
タ構造の半導体装置において、 前記コレクタバリア層が、請求項２又は３記載の前記第
１の半導体層であって、前記ベース層が、請求項２又は
３記載の前記第２の半導体層であり、 前記第１の半導体層からなる前記コレクタバリア層と前
記第２の半導体層からなる前記ベース層とのヘテロ接合
界面に、ベース電流が流れる電流経路が形成されること
を特徴とする半導体装置。 - 【請求項１０】 第１導電型のコレクタ層と、前記コレ
クタ層上に形成された第２導電型のベース層と、前記ベ
ース層上に形成されたエミッタバリア層と、前記エミッ
タバリア層上に形成された第１導電型のエミッタ層とを
有し、前記エミッタバリア層のバンドギャップが前記ベ
ース層のバンドギャップより大きいバイポーラトランジ
スタ構造の半導体装置において、 前記エミッタバリア層が、請求項２又は３記載の前記第
１の半導体層であって、前記ベース層が、請求項２又は
３記載の前記第２の半導体層であり、 前記第１の半導体層からなる前記エミッタバリア層と前
記第２の半導体層からなる前記ベース層とのヘテロ接合
界面に、ベース電流が流れる電流経路が形成されること
を特徴とする半導体装置。 - 【請求項１１】 第１導電型のコレクタ層と、前記コレ
クタ層上に形成された第２導電型のベース層と、前記ベ
ース層上に積層された第１乃至第３の層からなり、前記
第２の層を前記第２層よりバンドギャップの大きい前記
第１及び第３の層が挟んでいる共鳴トンネルバリア層
と、前記共鳴トンネルバリア層上に形成された第１導電
型のエミッタ層とを有し、前記共鳴トンネルバリア層の
前記ベース層に接する前記第１の層のバンドギャップが
前記ベース層のバンドギャップより大きいバイポーラト
ランジスタ構造の半導体装置において、 前記共鳴トンネルバリア層の前記第１の層が、請求項２
又は３記載の前記第１の半導体層であって、前記ベース
層が、請求項２又は３記載の前記第２の半導体層であ
り、 前記第１の半導体層からなる前記共鳴トンネルバリア層
の前記第１の層と前記第２の半導体層からなる前記ベー
ス層とのヘテロ接合界面に、ベース電流が流れる電流経
路が形成されることを特徴とする半導体装置。 - 【請求項１２】 チャネル層と、前記チャネル層上方に
配列され、前記チャネル層に蓄積されたキャリアを順に
転送する複数のゲート電極とを有する電荷結合素子構造
の半導体装置において、 前記チャネル層が、請求項２又は３記載の前記第１の半
導体層及び前記第２の半導体層を有し、 前記第１の半導体層と前記第２の半導体層とのヘテロ接
合界面に形成される２次元電子又は２次元正孔が、前記
複数のゲート電極に印加されるパルス電圧によって転送
されることを特徴とする半導体装置。 - 【請求項１３】 請求項１乃至１１のいずれかに記載の
半導体装置において、 前記第１の半導体層が、ＧａＡ
ｓ層又はＡｌＧａＩｎＡｓ層であって、前記第２の半導
体層がＧｅ層であることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117339A JPH05315366A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置 |
| US08/059,289 US5981986A (en) | 1992-05-11 | 1993-05-11 | Semiconductor device having a heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4117339A JPH05315366A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315366A true JPH05315366A (ja) | 1993-11-26 |
Family
ID=14709268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117339A Pending JPH05315366A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5981986A (ja) |
| JP (1) | JPH05315366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294782A (ja) * | 2006-04-27 | 2007-11-08 | Sony Corp | 半導体装置 |
Families Citing this family (9)
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|---|---|---|---|---|
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