JPS60101974A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60101974A JPS60101974A JP58209376A JP20937683A JPS60101974A JP S60101974 A JPS60101974 A JP S60101974A JP 58209376 A JP58209376 A JP 58209376A JP 20937683 A JP20937683 A JP 20937683A JP S60101974 A JPS60101974 A JP S60101974A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- gaas
- resistance
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、縦型ＦＥＴあるいは静電誘導トランジスタ（
ＳＩＴ ）と呼ばれる素子構造を用いて特に順方向のダ
ート電圧を印加して動作をさせる場合に有用な半導体装
置に関する。
ＳＩＴ ）と呼ばれる素子構造を用いて特に順方向のダ
ート電圧を印加して動作をさせる場合に有用な半導体装
置に関する。
第１図は縦型ＦＥＴの一例の断面構造を示している。１
ノはｎ＋ｌ’レイン層、１２は高抵抗ｎ一層、１３はｎ
＋ソース層であり、ｎ一層１２内に格子状にｐ＋ベース
層１４が埋設されている。
ノはｎ＋ｌ’レイン層、１２は高抵抗ｎ一層、１３はｎ
＋ソース層であり、ｎ一層１２内に格子状にｐ＋ベース
層１４が埋設されている。
この素子を例えばノーマリ・オン型とした場合、ケ゛−
ト・ソース間に逆バイアスを印加してダート層１４で挾
まれたチャネル領域の電流を絞ることにより、トランジ
スタ動作が行なわれる。
ト・ソース間に逆バイアスを印加してダート層１４で挾
まれたチャネル領域の電流を絞ることにより、トランジ
スタ動作が行なわれる。
ところでこの縦型ＦＥＴにおいて、ケゝ−ト・ソース間
に順方向バイアスを与えると１、オン抵抗が著しく低下
することが知られている。しかしながら、ゲート・ソー
ス間にその接合のビルトイン電圧以上の深い順方向バイ
アスを与えて動作をさせた場合、ゲート電流が非常に大
きくなって直流電流増幅率ｈＦＥが極端に小さいものと
なる。例えば第１図の素子をＧａＡｓを用いて構成した
場合、ドレイン・ソース間に１〔Ｖ〕を与えてダート・
ン〜ス閤電圧Ｖｇに対するオン抵抗Ｒｏｎとダート電流
Ｉｇの変化を測定すると第２図のようになる。そしてゲ
ート・ノース間電圧がＶｇ＝１．０８（Ｖ）のときｈゆ
をコレクタ電流とダートｒｔ流の比として定義するとｈ
ＦＥ≧２７４テするのに対し、Ｖ、＝１．２（Ｖ〕では
ｈＦＥ；２０にまで低下してしまう。
に順方向バイアスを与えると１、オン抵抗が著しく低下
することが知られている。しかしながら、ゲート・ソー
ス間にその接合のビルトイン電圧以上の深い順方向バイ
アスを与えて動作をさせた場合、ゲート電流が非常に大
きくなって直流電流増幅率ｈＦＥが極端に小さいものと
なる。例えば第１図の素子をＧａＡｓを用いて構成した
場合、ドレイン・ソース間に１〔Ｖ〕を与えてダート・
ン〜ス閤電圧Ｖｇに対するオン抵抗Ｒｏｎとダート電流
Ｉｇの変化を測定すると第２図のようになる。そしてゲ
ート・ノース間電圧がＶｇ＝１．０８（Ｖ）のときｈゆ
をコレクタ電流とダートｒｔ流の比として定義するとｈ
ＦＥ≧２７４テするのに対し、Ｖ、＝１．２（Ｖ〕では
ｈＦＥ；２０にまで低下してしまう。
本発明は上記の点に鑑み、縦型ＦＥＴ構造によシ、十分
高いｈＦＦ、をもちながらよシ低いオン抵抗で動作する
領域を広くすることを可能とした半導体装置を提供する
ことを目的とする。
高いｈＦＦ、をもちながらよシ低いオン抵抗で動作する
領域を広くすることを可能とした半導体装置を提供する
ことを目的とする。
本発明は前述の如き縦型ＦＥＴ構造において、ソース層
側に、ダート層からのキャリア注入を抑制するヘテロ接
合を設けたことを特徴としている。
側に、ダート層からのキャリア注入を抑制するヘテロ接
合を設けたことを特徴としている。
本発明は以下のような知見に基づく。縦型ＦＥＴ構造で
ダートに順方向バイアスを与えて動作をさせた場合にオ
ン抵抗が低下する理由は、ソース、ドレイン間の高抵抗
半導体層にダート層から注入された多くの少数キャリア
が蓄積して導電度変調をおとすことによる。これはバイ
ポーラトランジスタにはない動作モードである。
ダートに順方向バイアスを与えて動作をさせた場合にオ
ン抵抗が低下する理由は、ソース、ドレイン間の高抵抗
半導体層にダート層から注入された多くの少数キャリア
が蓄積して導電度変調をおとすことによる。これはバイ
ポーラトランジスタにはない動作モードである。
この蓄積ギヤリアの（ｉｉ−Ｃは一般に次の式で表わさ
れる。
れる。
Ｃ＝ｎＩｅｘｐ （Ｖｇ ） （１）
ｋＴ
ここでｎｌは真性ギヤリア濃度、ｖｇはダート・ソース
間電圧である。高抵抗半導体層が同じ材料であれば（１
）式のｎｉは同じであるから、この条件下でダート・ソ
ース間のビルトイン電圧を高く設計すれば、ケ゛−ト電
流を増やすこと女く高い稲をかけて蓄積キャリア′ｆ＃
Ｃをより大きくすることができる。つ１リゲート電流を
増やすことなくオン抵抗を下げることができる。そして
、高抵抗半導体層を同じ材料としてしかもダート・ソー
ス間のビルトイン電圧を高くするには、ソース層側に禁
制帯幅の広い半導体材料を用いてヘテロ接合を形成すれ
ばよい。
間電圧である。高抵抗半導体層が同じ材料であれば（１
）式のｎｉは同じであるから、この条件下でダート・ソ
ース間のビルトイン電圧を高く設計すれば、ケ゛−ト電
流を増やすこと女く高い稲をかけて蓄積キャリア′ｆ＃
Ｃをより大きくすることができる。つ１リゲート電流を
増やすことなくオン抵抗を下げることができる。そして
、高抵抗半導体層を同じ材料としてしかもダート・ソー
ス間のビルトイン電圧を高くするには、ソース層側に禁
制帯幅の広い半導体材料を用いてヘテロ接合を形成すれ
ばよい。
この場合へテロ接合の位置は、高濃度ソース層と高抵抗
半導体層の間でもよいし、高濃度ソース層の内部でも、
或いは高濃度ソース層に近い高抵抗半導体層内部でもよ
く、要するにダート層からみてソース層側に形成されれ
ばよい。
半導体層の間でもよいし、高濃度ソース層の内部でも、
或いは高濃度ソース層に近い高抵抗半導体層内部でもよ
く、要するにダート層からみてソース層側に形成されれ
ばよい。
このように形成きれたへテロ接合Ｈ六ゲートからソース
に注入されるキャリアに対して大きなポテンシャル障壁
として働くので、ダート電流を大きくすることなく高い
ゲート・ソース間順方向電圧を印加することを可能とす
る。
に注入されるキャリアに対して大きなポテンシャル障壁
として働くので、ダート電流を大きくすることなく高い
ゲート・ソース間順方向電圧を印加することを可能とす
る。
本発明によれば、ダート・ソース間順方向電圧を大きく
してもダート電流の増大を抑えることができるので、縦
型ＦＥＴ構造によってダート電圧を順方向として動作を
させた場合に、十分オン抵抗を低くした！ま高いｈＦＥ
を得ることができるダート電圧の上限の値を太きくシ、
シかもさらに蓄積キャリアを大きくすることによってよ
シ低いオン抵抗を実現することができる。
してもダート電流の増大を抑えることができるので、縦
型ＦＥＴ構造によってダート電圧を順方向として動作を
させた場合に、十分オン抵抗を低くした！ま高いｈＦＥ
を得ることができるダート電圧の上限の値を太きくシ、
シかもさらに蓄積キャリアを大きくすることによってよ
シ低いオン抵抗を実現することができる。
第３図はＧａＡｓ −ＧａＡ、ｇＡｓ系を用いた一実施
例の素子構造を示している。これを製造プロセスに従っ
て説明すると、まずドレインとなる一−ＧａＡｓ基板２
ノを用意し、この上にＭｏｃＶＤ法によυ高抵抗のｎ”
−ＧａＡｓ ）脅２２ ｔを成長させる。次に選択的に
ｐ型不純物を′イオン注入して格子状に畝−ＧａＡｓダ
ート層２３全２３し、その上に再びＭＯＣＶＤ法によシ
高抵抗のｎ−−ＧａＡｓ層２２２を成長させる。次に反
応ガス成分を異ならせたＭＯＣＶＤ法によシ高抵抗のｎ
−−ＧａＡＡＡｓ層２４を成長させ、その表面にｎ型不
純物を高濃度にイオン注入してソースとなるｎ” −Ｇ
ａＡＡ’Ａ８層２５を形成する。そ［７てダート層２３
に対するオーミックコンタクトをとるために端部をエツ
チングしてダート層２３を露出させ、ソース電極２６、
ダート電極２７およびドレイン電極２８を形成して完成
する。
例の素子構造を示している。これを製造プロセスに従っ
て説明すると、まずドレインとなる一−ＧａＡｓ基板２
ノを用意し、この上にＭｏｃＶＤ法によυ高抵抗のｎ”
−ＧａＡｓ ）脅２２ ｔを成長させる。次に選択的に
ｐ型不純物を′イオン注入して格子状に畝−ＧａＡｓダ
ート層２３全２３し、その上に再びＭＯＣＶＤ法によシ
高抵抗のｎ−−ＧａＡｓ層２２２を成長させる。次に反
応ガス成分を異ならせたＭＯＣＶＤ法によシ高抵抗のｎ
−−ＧａＡＡＡｓ層２４を成長させ、その表面にｎ型不
純物を高濃度にイオン注入してソースとなるｎ” −Ｇ
ａＡＡ’Ａ８層２５を形成する。そ［７てダート層２３
に対するオーミックコンタクトをとるために端部をエツ
チングしてダート層２３を露出させ、ソース電極２６、
ダート電極２７およびドレイン電極２８を形成して完成
する。
この素子においては、ＧａＡｊ？Ａａの禁制帯幅がＱａ
Ａｓのそれより大きいことから、ソース層近傍にヘテロ
接合が形成されている。即ちダート層２３とソースであ
るｎ” −ＧａＡＡｉＡｓ層２５開のバ層上５開は第４
−図に示す如くなり、ソースからダートへの電子注入に
対する。］？テンシャル障壁の高さＥｇ工に比べて、ダ
ートからソースへの正孔注入に対するポテンシャル障壁
の高さＥｇ ２は大きいものとなる。
Ａｓのそれより大きいことから、ソース層近傍にヘテロ
接合が形成されている。即ちダート層２３とソースであ
るｎ” −ＧａＡＡｉＡｓ層２５開のバ層上５開は第４
−図に示す如くなり、ソースからダートへの電子注入に
対する。］？テンシャル障壁の高さＥｇ工に比べて、ダ
ートからソースへの正孔注入に対するポテンシャル障壁
の高さＥｇ ２は大きいものとなる。
従ってこの素子を、ダート・ソース間に順方向バイアス
を与えて動作させた場合、従来のように大きいダート電
流を流すことなくダート・ソース間電圧をかけることが
でき、低いオン抵抗を維持しなからｈゆの高い動作が可
能となる。
を与えて動作させた場合、従来のように大きいダート電
流を流すことなくダート・ソース間電圧をかけることが
でき、低いオン抵抗を維持しなからｈゆの高い動作が可
能となる。
第５図は本発明の別の実施例の素子構造である。第３図
と対応する部分には同一符号を付して詳細な説明は省く
。第３図の実施例と異なる点は、ソースとなるｎ十−Ｇ
ａＡｌＡｓ層２５を選択的に形成していること、および
ゲート電極取出しのためにエツチングする代シに畝ゲー
ト層２３に達する深いｐ＋拡散層２９を形成しているこ
とである。
と対応する部分には同一符号を付して詳細な説明は省く
。第３図の実施例と異なる点は、ソースとなるｎ十−Ｇ
ａＡｌＡｓ層２５を選択的に形成していること、および
ゲート電極取出しのためにエツチングする代シに畝ゲー
ト層２３に達する深いｐ＋拡散層２９を形成しているこ
とである。
この実施例によっても先の実施例と同様の効果が得られ
ることは明らかである。
ることは明らかである。
既に述べたように、ペテロ接合を形成する位置は上記実
施例に限られず、ソース層内部であってもよいし、ソー
ス層と高抵抗層の間であってもよい。即ち第３図でいえ
ば、ｎ−−ＧａＡ７Ａｓ層２４をｎ” −ＧａＡｓ層と
してもよいし、またとのｎ−−Ｇａ／１／Ａｓ層２４が
ない状態としてもよい。
施例に限られず、ソース層内部であってもよいし、ソー
ス層と高抵抗層の間であってもよい。即ち第３図でいえ
ば、ｎ−−ＧａＡ７Ａｓ層２４をｎ” −ＧａＡｓ層と
してもよいし、またとのｎ−−Ｇａ／１／Ａｓ層２４が
ない状態としてもよい。
また本発明はＧａＡｓ −ＧａＡｌＡｓ系に限らず他の
化合物半導体を用いて実施することもできる。
化合物半導体を用いて実施することもできる。
第１図は従来の縦型ＦＥＴを示す図、第２図はその特イ
仕を説明するための図、第３図は本発明の一実施例の素
子構造を示す図、第４図はそのケ゛−ト・ソース間のバ
ンド構造を示す図、第５図は他の実Ｍ１１例の素子構造
を示す図である。 ２１− ｎ ＧａＡｓ基板（ドレイン層）、２２１゜２
２２ − ｎ−−ＧａＡｓ 層、２ ３ − ｐ＋ −
ＧａＡｓ ケゞ−ト層、２４− ｎ−−ＧａＡｓ基板層
、２５ ・−ｎ＋−ＧａＡｌＡｓ層（ソース層）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ００．２０．４０．６０．８１．０１．２１．４１．６
Ｖｇ（Ｖ） 第３図 第４図 ｎ”−ＧａＡ４Ａｓ 第５図
仕を説明するための図、第３図は本発明の一実施例の素
子構造を示す図、第４図はそのケ゛−ト・ソース間のバ
ンド構造を示す図、第５図は他の実Ｍ１１例の素子構造
を示す図である。 ２１− ｎ ＧａＡｓ基板（ドレイン層）、２２１゜２
２２ − ｎ−−ＧａＡｓ 層、２ ３ − ｐ＋ −
ＧａＡｓ ケゞ−ト層、２４− ｎ−−ＧａＡｓ基板層
、２５ ・−ｎ＋−ＧａＡｌＡｓ層（ソース層）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ００．２０．４０．６０．８１．０１．２１．４１．６
Ｖｇ（Ｖ） 第３図 第４図 ｎ”−ＧａＡ４Ａｓ 第５図
Claims (1)
- 第１導電型の高不純物濃度ソース層、高抵抗半導体層お
よび高不純物濃度ドレイン層がこの順に接して形成され
、前記高抵抗半導体層内にソース・ドレイン間の電流チ
ャネルを規定する第２導電型のダート層が設けられた半
導体装置において、前記ソース層側に、前記ダート層か
らのキャリア注入に対して高い障壁を形成するヘテロ接
合を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209376A JPS60101974A (ja) | 1983-11-08 | 1983-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209376A JPS60101974A (ja) | 1983-11-08 | 1983-11-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60101974A true JPS60101974A (ja) | 1985-06-06 |
| JPH0210586B2 JPH0210586B2 (ja) | 1990-03-08 |
Family
ID=16571893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209376A Granted JPS60101974A (ja) | 1983-11-08 | 1983-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142873A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0482275A (ja) * | 1990-01-31 | 1992-03-16 | Res Dev Corp Of Japan | 半導体デバイス及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223275A (en) * | 1975-08-15 | 1977-02-22 | Hitachi Ltd | Field effect transistor and its manufacturing method |
| JPS56124273A (en) * | 1980-03-04 | 1981-09-29 | Semiconductor Res Found | Semiconductor device |
-
1983
- 1983-11-08 JP JP58209376A patent/JPS60101974A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5223275A (en) * | 1975-08-15 | 1977-02-22 | Hitachi Ltd | Field effect transistor and its manufacturing method |
| JPS56124273A (en) * | 1980-03-04 | 1981-09-29 | Semiconductor Res Found | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142873A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0482275A (ja) * | 1990-01-31 | 1992-03-16 | Res Dev Corp Of Japan | 半導体デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210586B2 (ja) | 1990-03-08 |
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