JPH05315437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05315437A JPH05315437A JP4146397A JP14639792A JPH05315437A JP H05315437 A JPH05315437 A JP H05315437A JP 4146397 A JP4146397 A JP 4146397A JP 14639792 A JP14639792 A JP 14639792A JP H05315437 A JPH05315437 A JP H05315437A
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Landscapes
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Abstract
(57)【要約】
【目的】 シリコン半導体基板同士の接合によりＳＯＩ
領域を形成する半導体装置の製造方法であって、素子間
の熱的・電気的な相互干渉を低減すること。 【構成】 接合された第１のシリコン半導体基板１及び
第２のシリコン半導体基板２との間には第１の酸化膜１
２、ドープドポリシリコン２０及び第２の酸化膜１４が
形成されＳＯＩ(Silicon On Insulator)領域１０が構成
されている。このように形成されたＳＯＩ領域１０は埋
め込み酸化膜が二重で厚くできるため素子間の熱的な相
互干渉を低減できる。更に、ドープドポリシリコン２０
を利用して電気的シールドとすることにより素子間の電
気的な相互干渉を低減することが可能となる。
領域を形成する半導体装置の製造方法であって、素子間
の熱的・電気的な相互干渉を低減すること。 【構成】 接合された第１のシリコン半導体基板１及び
第２のシリコン半導体基板２との間には第１の酸化膜１
２、ドープドポリシリコン２０及び第２の酸化膜１４が
形成されＳＯＩ(Silicon On Insulator)領域１０が構成
されている。このように形成されたＳＯＩ領域１０は埋
め込み酸化膜が二重で厚くできるため素子間の熱的な相
互干渉を低減できる。更に、ドープドポリシリコン２０
を利用して電気的シールドとすることにより素子間の電
気的な相互干渉を低減することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁分離用の誘電体膜
上の半導体層（ＳＯＩ：Silicon On Insulator) に形成
される誘電体分離可能な半導体装置の製造方法に関す
る。
上の半導体層（ＳＯＩ：Silicon On Insulator) に形成
される誘電体分離可能な半導体装置の製造方法に関す
る。
【０００２】
【従来技術】従来、ＳＯＩに形成されるＣＭＯＳ(Compl
ementary Metal Oxide Semiconductor) としては、特開
平２−９６３５０号公報「半導体装置の製造方法」にて
開示されたものが知られている。又、特開平３−１２６
２５５号公報「半導体装置及びその製造方法」にて開示
されたものが知られている。前者は、酸化膜によって絶
縁分離された素子分離領域を半導体基板に形成する方法
である。又、後者は、ポリシリコンとＣＶＤ(Chemical
Vapor Deposition) 酸化膜を介して接合しＳＯＩを形成
する方法である。
ementary Metal Oxide Semiconductor) としては、特開
平２−９６３５０号公報「半導体装置の製造方法」にて
開示されたものが知られている。又、特開平３−１２６
２５５号公報「半導体装置及びその製造方法」にて開示
されたものが知られている。前者は、酸化膜によって絶
縁分離された素子分離領域を半導体基板に形成する方法
である。又、後者は、ポリシリコンとＣＶＤ(Chemical
Vapor Deposition) 酸化膜を介して接合しＳＯＩを形成
する方法である。
【０００３】
【発明が解決しようとする課題】ところで、前者の方法
では、酸化膜のみで電気的シールド層がないため基板電
位変動や外部ノイズといった交流的な分離特性としては
望ましくなく、素子の複合化や耐ノイズ性にとって不利
であった。又、酸化膜の埋め込みできる膜厚には限界が
あり、ＳＯＩ領域は外部からの発熱に対しても分離し難
いという問題があった。後者の方法では、ＣＶＤ酸化膜
を埋め込んでシリコンウェーハ同士を接合するには、Ｃ
ＶＤ酸化膜埋め込み後に平坦化（研磨）工程が必要であ
り面倒であった。又、ＣＶＤ酸化膜はや酸化膜質の劣化
から接合強度が弱いという問題や生産性の低下などの見
地から 0.5μm 以上とすることは困難でありこのように
薄い酸化膜厚では電気的シールド効果が少ないという問
題があった。
では、酸化膜のみで電気的シールド層がないため基板電
位変動や外部ノイズといった交流的な分離特性としては
望ましくなく、素子の複合化や耐ノイズ性にとって不利
であった。又、酸化膜の埋め込みできる膜厚には限界が
あり、ＳＯＩ領域は外部からの発熱に対しても分離し難
いという問題があった。後者の方法では、ＣＶＤ酸化膜
を埋め込んでシリコンウェーハ同士を接合するには、Ｃ
ＶＤ酸化膜埋め込み後に平坦化（研磨）工程が必要であ
り面倒であった。又、ＣＶＤ酸化膜はや酸化膜質の劣化
から接合強度が弱いという問題や生産性の低下などの見
地から 0.5μm 以上とすることは困難でありこのように
薄い酸化膜厚では電気的シールド効果が少ないという問
題があった。
【０００４】本発明は、上記の課題を解決するために成
されたものであり、その目的とするところは、シリコン
半導体基板同士の接合によりＳＯＩ領域を形成する半導
体装置の製造方法において、接合強度を持たせ埋め込み
酸化膜を厚くし、電気的シールド層を設けることにより
素子間の熱的・電気的な相互干渉を低減することであ
る。
されたものであり、その目的とするところは、シリコン
半導体基板同士の接合によりＳＯＩ領域を形成する半導
体装置の製造方法において、接合強度を持たせ埋め込み
酸化膜を厚くし、電気的シールド層を設けることにより
素子間の熱的・電気的な相互干渉を低減することであ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、第１のシリコン半導体基板の鏡面側に
素子間分離用の溝部及び第２のシリコン半導体基板との
分離用の凹部を形成する第１の工程と、前記溝部及び前
記凹部に熱酸化による第１の酸化膜及びドープドポリシ
リコンを順次形成する第２の工程と、前記第１のシリコ
ン半導体基板の鏡面側と前記第２のシリコン半導体基板
の鏡面側とを接合し、前記溝部及び前記凹部を再び熱酸
化することにより第２の酸化膜を形成すると共に少なく
とも前記凹部をその第２の酸化膜で埋め込む第３の工程
とを備えたことを特徴とする。
の発明の構成は、第１のシリコン半導体基板の鏡面側に
素子間分離用の溝部及び第２のシリコン半導体基板との
分離用の凹部を形成する第１の工程と、前記溝部及び前
記凹部に熱酸化による第１の酸化膜及びドープドポリシ
リコンを順次形成する第２の工程と、前記第１のシリコ
ン半導体基板の鏡面側と前記第２のシリコン半導体基板
の鏡面側とを接合し、前記溝部及び前記凹部を再び熱酸
化することにより第２の酸化膜を形成すると共に少なく
とも前記凹部をその第２の酸化膜で埋め込む第３の工程
とを備えたことを特徴とする。
【０００６】
【作用及び効果】上記の手段によれば、第１のシリコン
半導体基板には溝部及び凹部が形成され、それら溝部及
び凹部には熱酸化により第１の酸化膜及びドープドポリ
シリコンが順次形成される。更に、上記溝部及び凹部が
熱酸化されて少なくともその凹部が第２の酸化膜にて埋
め込まれＳＯＩ領域が形成される。一般に、シリコン半
導体に比べその酸化膜は熱伝導率が小さいため、半導体
基板及び隣接素子からの熱の流入を低減することができ
る。更に、熱酸化により埋め込み酸化膜が形成できるた
めＣＶＤ酸化膜形成時のような研磨工程の必要がなく接
合信頼性を向上できる。このように、本発明の半導体装
置の製造方法ではドープドポリシリコンの熱酸化も利用
して二重の酸化膜（分離熱酸化膜）を形成するため、容
易にＳＯＩ領域周囲における酸化膜厚を厚くでき、素子
間の熱的な相互干渉が低減できる。又、ＳＯＩ領域と半
導体基板間及び隣接素子間の酸化膜容量を低減すること
ができ、半導体基板及び隣接素子による電位変動の影響
がＳＯＩ領域に伝わり難くなる。更に、酸化膜で挟まれ
たドープドポリシリコン層をＧＮＤ或いは電源電圧等の
固定電位につなぐことにより、このドープドポリシリコ
ン層を基板及び隣接素子に対する電気的シールド層とし
て利用することができ、素子間の電気的な相互干渉が低
減できる。
半導体基板には溝部及び凹部が形成され、それら溝部及
び凹部には熱酸化により第１の酸化膜及びドープドポリ
シリコンが順次形成される。更に、上記溝部及び凹部が
熱酸化されて少なくともその凹部が第２の酸化膜にて埋
め込まれＳＯＩ領域が形成される。一般に、シリコン半
導体に比べその酸化膜は熱伝導率が小さいため、半導体
基板及び隣接素子からの熱の流入を低減することができ
る。更に、熱酸化により埋め込み酸化膜が形成できるた
めＣＶＤ酸化膜形成時のような研磨工程の必要がなく接
合信頼性を向上できる。このように、本発明の半導体装
置の製造方法ではドープドポリシリコンの熱酸化も利用
して二重の酸化膜（分離熱酸化膜）を形成するため、容
易にＳＯＩ領域周囲における酸化膜厚を厚くでき、素子
間の熱的な相互干渉が低減できる。又、ＳＯＩ領域と半
導体基板間及び隣接素子間の酸化膜容量を低減すること
ができ、半導体基板及び隣接素子による電位変動の影響
がＳＯＩ領域に伝わり難くなる。更に、酸化膜で挟まれ
たドープドポリシリコン層をＧＮＤ或いは電源電圧等の
固定電位につなぐことにより、このドープドポリシリコ
ン層を基板及び隣接素子に対する電気的シールド層とし
て利用することができ、素子間の電気的な相互干渉が低
減できる。
【０００７】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は本発明に係る半導体装置の製造方法を用
いて形成された半導体装置の断面構造を示した模式図で
ある。又、図２及び図３は、図１の半導体装置の製造工
程における断面構造を示した模式図である。半導体装置
１００は、第１のシリコン半導体基板１の鏡面側と第２
のシリコン半導体基板２の鏡面側とが接合されている。
そして、それらの間に形成された第１の酸化膜１２、ド
ープドポリシリコン２０及び第２の酸化膜１４によりＳ
ＯＩ領域１０が形成されている。
明する。図１は本発明に係る半導体装置の製造方法を用
いて形成された半導体装置の断面構造を示した模式図で
ある。又、図２及び図３は、図１の半導体装置の製造工
程における断面構造を示した模式図である。半導体装置
１００は、第１のシリコン半導体基板１の鏡面側と第２
のシリコン半導体基板２の鏡面側とが接合されている。
そして、それらの間に形成された第１の酸化膜１２、ド
ープドポリシリコン２０及び第２の酸化膜１４によりＳ
ＯＩ領域１０が形成されている。
【０００８】本実施例装置では、ＳＯＩ領域１０にＣＭ
ＯＳを形成し、その他の領域にはＤＭＯＳ(Double Diff
usion ＭＯＳ：自己整合による２重拡散ＭＯＳ) を形成
した。ＳＯＩ領域１０のＣＭＯＳは、Ｓ（ソース）６
１、Ｇ（ゲート）６２、Ｄ（ドレイン）６３及びＧＮＤ
（接地）６４の各電極から成るｎchＭＯＳ及びＳ（ソー
ス）７１、Ｇ（ゲート）７２、Ｄ（ドレイン）７３及び
ＶDD（電源電圧）７４の各電極から成るｐchＭＯＳにて
形成されている。又、ＤＭＯＳは第１のシリコン半導体
基板１側のＳ（ソース）５１、Ｇ（ゲート）５２及び第
２のシリコン半導体基板２側のＤ（ドレイン）５３の各
電極から形成されている。尚、ドープドポリシリコン２
０には電極８０が形成され、この電極８０をＧＮＤ又は
電源電圧等の固定電位につなぐことによりドープドポリ
シリコン２０は電気的シールド層となる。この他、上記
ＳＯＩ領域１０及びその他の領域にそれぞれバイポーラ
トランジスタやＩＧＢＴ(Insulated Gate Bipolar Tran
sistor) を形成することもできる。
ＯＳを形成し、その他の領域にはＤＭＯＳ(Double Diff
usion ＭＯＳ：自己整合による２重拡散ＭＯＳ) を形成
した。ＳＯＩ領域１０のＣＭＯＳは、Ｓ（ソース）６
１、Ｇ（ゲート）６２、Ｄ（ドレイン）６３及びＧＮＤ
（接地）６４の各電極から成るｎchＭＯＳ及びＳ（ソー
ス）７１、Ｇ（ゲート）７２、Ｄ（ドレイン）７３及び
ＶDD（電源電圧）７４の各電極から成るｐchＭＯＳにて
形成されている。又、ＤＭＯＳは第１のシリコン半導体
基板１側のＳ（ソース）５１、Ｇ（ゲート）５２及び第
２のシリコン半導体基板２側のＤ（ドレイン）５３の各
電極から形成されている。尚、ドープドポリシリコン２
０には電極８０が形成され、この電極８０をＧＮＤ又は
電源電圧等の固定電位につなぐことによりドープドポリ
シリコン２０は電気的シールド層となる。この他、上記
ＳＯＩ領域１０及びその他の領域にそれぞれバイポーラ
トランジスタやＩＧＢＴ(Insulated Gate Bipolar Tran
sistor) を形成することもできる。
【０００９】本実施例の半導体装置１００は、以下のよ
うな工程を経て形成される。先ず、図２(a) に示したよ
うに、ウェーハの片面が鏡面研磨された第１のシリコン
半導体基板１を用い、その主面（鏡面側）に熱酸化によ
り酸化膜１１を形成した。この第１のシリコン半導体基
板１はｎ- 型で比抵抗が 0.3〜10Ω・cmの範囲のものを
用いた。次に、リソグラフィ工程によってレジストをパ
ターニングし、化学エッチング又は反応性イオンエッチ
ングにより酸化膜１１を選択的にエッチングした。そし
て、図２(b) に示したように、残った酸化膜１１をマス
クにして第１のシリコン半導体基板１を化学エッチング
又は反応性イオンエッチングにより第２のシリコン半導
体基板２との分離用の凹部５を形成した。この凹部５の
深さは 0.5〜３μm とした。（第１の工程） 次に、図２(c) に示したように、図２(b) と同様な方法
にて、凹部５内に素子間分離用の溝部６を形成した。こ
の溝部６の深さは凹部５から 0.1〜10μm 、溝部６の幅
は 0.5〜20μm とした。（第１の工程） 次に、図２(d) に示したように、第１のシリコン半導体
基板１の主面側全面に分離熱酸化膜である第１の酸化膜
１２を形成し、その上にドープドポリシリコン２０を形
成した。（第２の工程）
うな工程を経て形成される。先ず、図２(a) に示したよ
うに、ウェーハの片面が鏡面研磨された第１のシリコン
半導体基板１を用い、その主面（鏡面側）に熱酸化によ
り酸化膜１１を形成した。この第１のシリコン半導体基
板１はｎ- 型で比抵抗が 0.3〜10Ω・cmの範囲のものを
用いた。次に、リソグラフィ工程によってレジストをパ
ターニングし、化学エッチング又は反応性イオンエッチ
ングにより酸化膜１１を選択的にエッチングした。そし
て、図２(b) に示したように、残った酸化膜１１をマス
クにして第１のシリコン半導体基板１を化学エッチング
又は反応性イオンエッチングにより第２のシリコン半導
体基板２との分離用の凹部５を形成した。この凹部５の
深さは 0.5〜３μm とした。（第１の工程） 次に、図２(c) に示したように、図２(b) と同様な方法
にて、凹部５内に素子間分離用の溝部６を形成した。こ
の溝部６の深さは凹部５から 0.1〜10μm 、溝部６の幅
は 0.5〜20μm とした。（第１の工程） 次に、図２(d) に示したように、第１のシリコン半導体
基板１の主面側全面に分離熱酸化膜である第１の酸化膜
１２を形成し、その上にドープドポリシリコン２０を形
成した。（第２の工程）
【００１０】そして、図３(e) に示したように、パター
ニングによりドープドポリシリコン２０と第１の酸化膜
１２とを凹部５と溝部６とにのみ残した。次に、図３
(f) に示したように、ウェーハの片面が鏡面研磨された
第２のシリコン半導体基板２を用い、第１のシリコン半
導体基板１の主面側（鏡面側）と第２のシリコン半導体
基板２の鏡面側を接合した。（第３の工程） すると、接合された第１のシリコン半導体基板１と第２
のシリコン半導体基板２との間に空洞部８が形成され
る。この空洞部８は後工程における酸素の通り道（導入
溝）として第１の酸化膜１２及びドープドポリシリコン
２０の膜厚に対して溝部６の幅を広くすることにより確
保される。次に、図３(g) に示したように、ドープドポ
リシリコン２０と第２のシリコン半導体基板２の鏡面側
とを熱酸化することにより空洞部８を酸化膜で埋め込ん
で分離熱酸化膜である第２の酸化膜１４を形成した。
（第３の工程） そして、第１のシリコン半導体基板１の主面と反対側か
ら研削・研磨してＳＯＩ領域１０の厚さが所望の厚さと
なるようにした。尚、上記凹部５の深さは、第１のシリ
コン半導体基板１の熱酸化と第２のシリコン半導体基板
２及びドープドポリシリコン２０の熱酸化とで凹部５が
埋まるように設計する。このとき、熱酸化によりドープ
どポリシリコンが無くならないようにドープドポリシリ
コン２０の厚みを設計する。
ニングによりドープドポリシリコン２０と第１の酸化膜
１２とを凹部５と溝部６とにのみ残した。次に、図３
(f) に示したように、ウェーハの片面が鏡面研磨された
第２のシリコン半導体基板２を用い、第１のシリコン半
導体基板１の主面側（鏡面側）と第２のシリコン半導体
基板２の鏡面側を接合した。（第３の工程） すると、接合された第１のシリコン半導体基板１と第２
のシリコン半導体基板２との間に空洞部８が形成され
る。この空洞部８は後工程における酸素の通り道（導入
溝）として第１の酸化膜１２及びドープドポリシリコン
２０の膜厚に対して溝部６の幅を広くすることにより確
保される。次に、図３(g) に示したように、ドープドポ
リシリコン２０と第２のシリコン半導体基板２の鏡面側
とを熱酸化することにより空洞部８を酸化膜で埋め込ん
で分離熱酸化膜である第２の酸化膜１４を形成した。
（第３の工程） そして、第１のシリコン半導体基板１の主面と反対側か
ら研削・研磨してＳＯＩ領域１０の厚さが所望の厚さと
なるようにした。尚、上記凹部５の深さは、第１のシリ
コン半導体基板１の熱酸化と第２のシリコン半導体基板
２及びドープドポリシリコン２０の熱酸化とで凹部５が
埋まるように設計する。このとき、熱酸化によりドープ
どポリシリコンが無くならないようにドープドポリシリ
コン２０の厚みを設計する。
【００１１】上述したような工程を経て形成された第１
のシリコン半導体基板１の主面と反対側を研削・研磨終
了後、その部分に所望のトランジスタを形成し、図１に
示したような回路構成の半導体装置１００を得ることが
できた。半導体装置１００はドープドポリシリコン２０
の熱酸化も利用して二重の第１及び第２の酸化膜１２，
１４が形成されているため、ＳＯＩ領域１０周囲におけ
る酸化膜厚が厚く素子間の熱的な相互干渉が低減でき
た。又、第１及び第２の酸化膜１２，１４で挟まれたド
ープドポリシリコン２０層を電極８０を利用してＧＮＤ
或いは電源電圧等の固定電位につなぐことにより、ドー
プドポリシリコン２０層を第１及び第２のシリコン半導
体基板１，２及び隣接素子に対する電気的シールド層と
なり素子間の電気的な相互干渉が低減できた。
のシリコン半導体基板１の主面と反対側を研削・研磨終
了後、その部分に所望のトランジスタを形成し、図１に
示したような回路構成の半導体装置１００を得ることが
できた。半導体装置１００はドープドポリシリコン２０
の熱酸化も利用して二重の第１及び第２の酸化膜１２，
１４が形成されているため、ＳＯＩ領域１０周囲におけ
る酸化膜厚が厚く素子間の熱的な相互干渉が低減でき
た。又、第１及び第２の酸化膜１２，１４で挟まれたド
ープドポリシリコン２０層を電極８０を利用してＧＮＤ
或いは電源電圧等の固定電位につなぐことにより、ドー
プドポリシリコン２０層を第１及び第２のシリコン半導
体基板１，２及び隣接素子に対する電気的シールド層と
なり素子間の電気的な相互干渉が低減できた。
【００１２】又、本発明の半導体装置の製造方法を使用
し、例えば、図２(c) の工程と図２(d) の工程との間に
おいて、シリコン半導体基板１の主面側に不純物層を形
成することができる。すると、図４に示したような埋め
込み拡散層３０がＳＯＩ領域の周囲に形成でき、この拡
散層３０は電気的シールド層として利用することもでき
る。
し、例えば、図２(c) の工程と図２(d) の工程との間に
おいて、シリコン半導体基板１の主面側に不純物層を形
成することができる。すると、図４に示したような埋め
込み拡散層３０がＳＯＩ領域の周囲に形成でき、この拡
散層３０は電気的シールド層として利用することもでき
る。
【図１】本発明の具体的な一実施例に係る半導体装置の
製造方法を用いて形成されたＳＯＩ領域の構造を示した
模式図である。
製造方法を用いて形成されたＳＯＩ領域の構造を示した
模式図である。
【図２】同実施例に係る半導体装置の製造方法の工程順
序を示した模式図である。
序を示した模式図である。
【図３】同実施例に係る半導体装置の製造方法の工程順
序を示した図２に続く模式図である。
序を示した図２に続く模式図である。
【図４】本発明に係る半導体装置の製造方法を用いて形
成された他のＳＯＩ領域の構造を示した模式図である。
成された他のＳＯＩ領域の構造を示した模式図である。
１−第１のシリコン半導体基板 ２−第２のシリコン半導体基板 ５−凹部 ６−溝部 ８−空洞部 １０−ＳＯＩ領域 １２−第１の酸化膜 １４−第２の酸化膜 ２０−ドープドポリシリコン
Claims (1)
- 【請求項１】 第１のシリコン半導体基板の鏡面側に素
子間分離用の溝部及び第２のシリコン半導体基板との分
離用の凹部を形成する第１の工程と、 前記溝部及び前記凹部に熱酸化による第１の酸化膜及び
ドープドポリシリコンを順次形成する第２の工程と、 前記第１のシリコン半導体基板の鏡面側と前記第２のシ
リコン半導体基板の鏡面側とを接合し、前記溝部及び前
記凹部を再び熱酸化することにより第２の酸化膜を形成
すると共に少なくとも前記凹部をその第２の酸化膜で埋
め込む第３の工程とを備えたことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146397A JPH05315437A (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146397A JPH05315437A (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315437A true JPH05315437A (ja) | 1993-11-26 |
Family
ID=15406782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4146397A Pending JPH05315437A (ja) | 1992-05-12 | 1992-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315437A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128230A (ja) * | 2004-10-27 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008311410A (ja) * | 2007-06-14 | 2008-12-25 | Denso Corp | 半導体装置 |
| KR100964323B1 (ko) * | 2007-11-16 | 2010-06-17 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
| JP2021180329A (ja) * | 2011-05-27 | 2021-11-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-05-12 JP JP4146397A patent/JPH05315437A/ja active Pending
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| US7851873B2 (en) | 2007-11-16 | 2010-12-14 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
| US8110449B2 (en) | 2007-11-16 | 2012-02-07 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
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| JP2023033423A (ja) * | 2011-05-27 | 2023-03-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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