JPH05315598A - 半導体装置 - Google Patents

半導体装置

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JPH05315598A
JPH05315598A JP4116068A JP11606892A JPH05315598A JP H05315598 A JPH05315598 A JP H05315598A JP 4116068 A JP4116068 A JP 4116068A JP 11606892 A JP11606892 A JP 11606892A JP H05315598 A JPH05315598 A JP H05315598A
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JP
Japan
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layer
electrode
electrons
injection port
semiconductor device
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JP4116068A
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English (en)
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Tatsuya Usuki
達哉 臼杵
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/36—Unipolar devices
    • H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]

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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【目的】 半導体装置に関し、キャリヤが存在する空間
から余分な伝導キャリヤを排除し、電気信号に直接寄与
するキャリヤのみを選択的に制御できるようにして、高
速化、高密度化、省電力化、多機能化の全てについて好
結果が得られるようにする。 【構成】 電子注入口１９及び電子注入口１９に対向す
る第一ドレイン電極２０が設けられ且つ電子注入口１９
と第一ドレイン電極２０との間に電子が走行するｉ−Ｇ
ａＡｓからなる走行層１５と、その走行層１５にコンタ
クトして電気信号に直接寄与しない電子を吸収して排除
する為の第二ドレイン電極２１と、走行層１５の電位を
略均一な所定値に保持するためのバック・ゲート・バイ
アス印加層１３とを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気信号に直接寄与す
るバリスティック電子を主として制御することで高速化
及び省電力化を併せて実現した集積が高い半導体装置に
関する。
【０００２】現在、半導体装置は高速化、高密度化、省
電力化について研究・開発が進められているところであ
るが、従来の技術に依る半導体装置では、例えば、高速
化を進める場合には省電力化が犠牲になることが多く、
それ等の間には二律背反的な要素がある。
【０００３】ところで、近年の半導体結晶成長技術の進
展に伴い、結晶中で電子がバリスティックに走行する現
象を利用することが可能になり、新しい動作原理に基づ
いた半導体素子が幾つか提案されている。従来の動作原
理に基づく半導体素子に於いては、微細化するとトンネ
ル現象など電子の波動性が顕著に現れることから、半導
体装置の高密度化するには種々と困難がある。
【０００４】然しながら、その波動性を積極的に利用す
れば、半導体装置を高密度化することが可能になり、そ
して、半導体素子を小さくすることができて低電圧でも
動作させ得るので、高速且つ省電力の半導体素子が実現
されるものと考えられ、しかも、従来のものとは動作原
理を異にするところから、多機能化することも可能であ
る。
【０００５】ところが、電子がバリスティックに走行す
る現象や波動性を利用した既提案の半導体素子には未だ
解決しなければならない問題が多い。
【０００６】
【従来の技術】バリスティック電子の波動性を利用した
半導体装置としては、例えば、電子波の干渉を利用する
もの（要すれば、「Ａ．Ｂ．Ｆｏｗｌｅｒ：ＵＳ Ｐａ
ｔｅｎｔ ４５５０３３０ １９８５」、を参照）、或
いは、電子波の偏向を制御するもの（要すれば、「Ｍ．
Ｈｅｉｂｌｕｍ：特開平３−９１９６１号公報」、を参
照）などが知られている。これ等の半導体装置は、何れ
も、高速化、高密度化、省電力化、多機能化を目的とし
て開発されたものであって、その目的の一部は達成され
ている。
【０００７】例えば、前記のハイブラム（Ｈｅｉｂｌｕ
ｍ）らに依る特開平３−９１９６１号公報に見られる発
明では、二次元キャリヤ・ガスが生成された半導体に電
子波を送り出し、その電子波の偏向を制御できるような
整形ポテンシャル障壁を持った半導体装置を開示してい
る。
【０００８】一般に、電子波が異なるポテンシャルの領
域を走行する場合には、その波長が変化する。従って、
光学の屈折と同様に整形ポテンシャル障壁に依って電子
波は屈折する。例えば、ゲート電極にレンズの働きをす
る電極を用いれば電子波を一点に集束させることができ
るし、また、プリズム型電極であれば、キャリヤが移動
する経路に影響を与えることができるので、コレクタ電
極に接続された回路に論理入力を供給することが可能で
ある。
【０００９】
【発明が解決しようとする課題】電子波の干渉効果を利
用したり、或いは、電子波の偏向を制御する既提案の半
導体装置については、次のような問題がある。 （１） ドレインに於ける電位の影響を干渉を起こす領
域や偏向の制御系が直接受けてしまう。 （２） 制御される電子以外にも自由電子が存在する
為、ソース・ドレイン間或いは複数のドレイン間の電位
が大きいと他の電子の電流も流れてしまうので、充分な
論理振幅がとれない。 （３） ゲート電極とキャリヤ間の容量が大であって、
電子波を制御するのに大きな電圧及び電力が必要であ
る。 （４） １〔Ｋ〕程度の極低温の環境で動作させること
が必要であり、温度が高いとバリスティック電子と熱励
起された余分の電子との間に於ける電子散乱が増大して
動作が阻害される。 （５） キャリヤがホット・エレクトロンである場合、
矢張り、電子散乱に依って平均自由行程は短くなってし
まい、この電子散乱は絶対零度でも発生する。
【００１０】本発明は、キャリヤが存在する空間から他
の伝導キャリヤを排除し、電気信号に直接寄与するキャ
リヤのみを選択的に制御できるようにして、高速化、高
密度化、省電力化、多機能化の全てについて好結果が得
られるようにする。
【００１１】
【課題を解決するための手段】図１は本発明の原理を解
説する為の半導体装置の要部説明図である。図に於い
て、（Ａ）は要部平面、（Ｂ）は要部側面、１は信号に
寄与するバリスティック電子の走行層、２はバリスティ
ック電子の注入口、３は電極、４はバリスティック電子
の走行層１に於ける電位を所定値に保持するための電
極、５は余分な電子を排除するための電極、６は電極３
と電極５との間の絶縁性を維持する為の切り欠き部分を
それぞれ示している。
【００１２】この半導体装置に於けるバリスティック電
子の注入口２は有限の電気抵抗を有し、また、電極４は
信号に寄与するバリスティック電子の走行層１の表面
側、或いは、表裏両面に在っても良い。
【００１３】図示の半導体装置を動作させる場合、電極
３及び５を最も高い電位に設定し、信号に寄与するバリ
スティック電子の走行層１の電位を中間の電位に保持す
るように電極４の電位を設定し、バリスティック電子の
注入口２を最も低い電位に設定する。
【００１４】また、注入口２を流れる電流に比較して電
極３或いは電極５に流れることができる電流を大きく設
定する。そのようにするには、例えば、注入口２の幅を
狭くして抵抗値を大きくするか、或いは、注入口２と電
極４との間の電位差を小さくする手段を採るか、又は、
電極３及び電極５の何れかの幅を広くして抵抗値を小さ
くするか、或いは、走行層１と電極３との間か走行層１
と電極５との間の電位差を大きくすることで実現するこ
とができる。
【００１５】前記のような設定状態に於いて、注入口２
から注入されたバリスティック電子は電極３に吸収さ
れ、そして、バリスティック電子の走行層１で散乱され
た電子も電極３或いは電極５に速やかに吸収され、バリ
スティック電子以外の余分な電子はバリスティック電子
の走行層１に長時間留まることはできず、また、注入口
２から注入された電子がバリスティック、或いは、それ
に準ずる状態で走行する場合には、散乱された余分な電
子は著しく少ない。
【００１６】従って、電極３と注入口２との間に電流が
流れ、且つ、電極５並びに注入口２の間、或いは、電極
５並びに電極３の間には殆ど電流が流れない。
【００１７】前記のようにして、バリスティック電子の
走行層１に於いては、信号に直接寄与する電子以外の電
子は排除し、そして、電極４に於ける電位に依って、電
極３や電極５の電位変動に依る影響を防ぐことができ
る。
【００１８】前記したようなことから、本発明に依る半
導体装置に於いては、 （１）キャリヤ注入口（例えば電子注入口１９）及び該
キャリヤ注入口に対向する第一ドレイン（例えば第一ド
レイン電極２０）が設けられ且つそれ等の間にキャリヤ
が走行する半導体からなる電子の走行層（例えばｉ−Ｇ
ａＡｓからなる走行層１５）と、該走行層にコンタクト
して電気信号に直接寄与しないキャリヤを吸収して排除
する為の第二ドレイン（例えば第二ドレイン電極２１）
と、該走行層の電位を略均一な所定値に保持する為のバ
ック・ゲート・バイアス印加層（例えばバック・ゲート
・バイアス印加層１３）とを備えてなることを特徴とす
るか、或いは、
【００１９】（２）前記（１）に於いて、キャリヤ注入
口と第一ドレインの何れか一方或いは両方が複数である
ことを特徴とするか、或いは、
【００２０】（３）前記（１）或いは（２）に於いて、
走行層に電位を及ぼし得る位置にキャリヤの走行方向を
制御する為のゲート電極（例えばゲート電極２４）が設
けられてなることを特徴とする。
【００２１】（４）前記（１）或いは（２）に於いて、
走行層に電位を及ぼし得る位置にキャリヤの走行方向を
制御する為のプリズム型ゲート電極（例えばプリズム型
ゲート電極２４Ａ）が設けられてなることを特徴とす
る。
【００２２】
【作用】前記手段を採ることに依り、キャリヤが走行す
る空間から余分なキャリヤが排除され、電気信号に直接
寄与しているキャリヤのみを選択的に制御することがで
き、そのキャリヤ走行を妨げる散乱キャリヤは著しく少
ないから高速動作が可能である。
【００２３】また、ゲートを設けたものにあっては、ゲ
ート直下に余分なキャリヤが存在しないから、ゲートの
面積や容量が小さく且つゲート入力電圧が低くても充分
に動作することが可能であり、従って、高速化及び省電
力化を両立させることができる。
【００２４】また、電子波を利用するものにあっては、
バック・ゲート・バイアス印加層でドレイン電圧の変動
を補償しているから、干渉や偏向の制御を安定に行うこ
とができ、そして、キャリヤの走行層に余分なキャリヤ
が存在しないことから、ソース・ドレイン間、或いは、
複数のドレイン間に信号電流以外の電流が流れることも
なく、従って、充分に大きな論理振幅を得ることがで
き、しかも、ゲートに依る電位の変化が緩徐であること
から電子波の透過率は大きくなり、余分な電子との散乱
もないので動作温度が高くても支障はない。
【００２５】また、ホット・エレクトロンを利用するも
のにあっては、ソース・ドレイン間にゲート以外の障壁
がなく、コレクタ・バリヤなどは存在せず、他の電子と
の散乱もないのでキャリヤの到達率は大きくなる。
【００２６】
【実施例】図２は本発明一実施例を解説する為の半導体
装置を表す要部平面図、図３は図２に見られる線Ｙ−Ｙ
に沿って切断して表した要部切断側面図、図４は図２に
見られる線Ｘ−Ｘに沿って切断して表した要部切断側面
図である。
【００２７】図に於いて、１１は基板、１２はバリヤ
層、１３はバリスティック電子の走行層１５の電位を所
定値に保持する為のバック・ゲート・バイアス印加層、
１４はバリヤ層、１５はバリスティック電子の走行層、
１６はキャップ層、１７はメサ構造を示すライン、１８
は第一ドレイン電極２０と第二ドレイン電極２１との間
の絶縁性を確保する為の切り欠き部分、１９はバリステ
ィック電子の注入口、２０は第一ドレイン電極、２１は
第二ドレイン電極、２２はソース電極、２３はバック・
ゲート・バイアス印加電極、２４はゲート電極、２５は
オーミック・コンタクトをとる為の合金化領域をそれぞ
れ示している。
【００２８】前記説明した半導体装置に於ける各部分に
関する主要なデータを例示すると次の通りである。 （ａ） 基板１１について 材料：半絶縁性ＧａＡｓ （ｂ） バリヤ層１２について 材料：ｐ−ＡｌＧａＡｓ 不純物濃度：１×１０18〔cm-3〕 厚さ：１０００〔Å〕 （ｃ） バック・ゲート・バイアス印加層１３について 材料：ｐ−ＧａＡｓ 不純物濃度：１×１０17〔cm-3〕 厚さ：３００〔Å〕 （ｄ） バリヤ層１４について 材料：ｉ−ＡｌＧａＡｓ 厚さ：５００〔Å〕 （ｅ） 走行層１５について 材料：ｉ−ＧａＡｓ 厚さ：１５０〔Å〕 （ｆ） キャップ層１６について 材料：ｉ−ＡｌＧａＡｓ 厚さ：２０００〔Å〕 （ｇ） 第一ドレイン電極２０について 材料：ＡｕＧｅ／Ａｕ 厚さ：２００〔Å〕／３０００〔Å〕 （ｈ） 第二ドレイン電極２１について 材料：ＡｕＧｅ／Ａｕ 厚さ：２００〔Å〕／３０００〔Å〕 （ｉ） ソース電極２２について 材料：ＡｕＧｅ／Ａｕ 厚さ：２００〔Å〕／３０００〔Å〕 （ｊ） バック・ゲート・バイアス印加電極２３につい
て 材料：ＡｕＺｎ 厚さ：２０００〔Å〕 （ｋ） ゲート電極２４について 材料：Ａｕ 厚さ：２０００〔Å〕
【００２９】図５は図３に見られる線Ａ−Ａに沿ったエ
ネルギ・バンド・ダイヤグラム、図６は図４に見られる
線Ｂ−Ｂに沿ったエネルギ・バンド・ダイヤグラム、図
７は図４に見られる線Ｃ−Ｃに沿ったエネルギ・バンド
・ダイヤグラムであって、図２乃至図４に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
【００３０】図示の半導体装置に於いては、メサ構造を
示すライン１７と第一ドレイン電極２０、第二ドレイン
電極２１、ソース電極２２で囲まれたバリスティック電
子の走行層１５内に二次元電子系が閉じ込められた構成
になっている。
【００３１】バック・ゲート・バイアス印加層１３は正
孔がキャリヤである井戸構造を利用するものであって、
バック・ゲート・バイアス印加電極２３に依って電圧が
印加されるようになっている。
【００３２】ソース電極２２に於いては充分なキャリヤ
密度があり、ソース電極２２とバック・ゲート・バイア
ス印加層１３との間に生ずる電位差に依ってバリスティ
ック電子が加速される。
【００３３】切り欠き部分１８に依って囲まれた領域に
注入された電子はホット・キャリヤであり、第一ドレイ
ン電極２０に向かって走行する。ソース電極２２と第一
ドレイン電極２０との間の長さは約２〔μｍ〕であり、
前記二次元電子系に於ける電子の平均自由行程である約
１０〔μｍ〕よりも充分に短い。従って、走行層１５の
表面に於ける電子はバリスティックに走行する。尚、バ
リスティックでなくても、小角散乱を受けただけであれ
ば差支えない。
【００３４】メサの略中央に配設されているゲート電極
２４に於ける電位を低くした場合には電子の走行が妨げ
られ、従って、電子は第一ドレイン電極２０に到達する
ことができず、殆どが第二ドレイン電極２１に吸収され
る。このようにして、ゲート電極２４に加える電位の如
何に依ってドレイン電流を制御することができ、高速の
スイッチング動作をさせることができる。
【００３５】ゲート電極２４は面積が小さくし且つ容量
が小さくても、走行層１５には余分な電子が存在せず、
また、バック・ゲート・バイアス印加層１３の作用で第
一ドレイン電極２０や第二ドレイン電極２１に於ける電
位の影響を防ぐことができるので充分に機能することが
可能であり、そして、切り欠き部分１８の存在に依って
第一ドレイン電極２０と第二ドレイン電極２１との絶縁
性は充分に高いので、大きな論理振幅を得ることができ
る。
【００３６】走行層１５に於ける電子は、非弾性散乱を
受けない限り、電子注入口１９との間に於ける電位差で
生成される運動エネルギをもっているから、この電子を
制御する為には、ゲート電極２４に少なくとも前記電位
差と同程度の電位は印加することが必要となる。何れに
せよ、電流に寄与する電子と他の電子との散乱は起きな
いし、また、起きたとしても極めて少ないから、電子波
の偏向を制御する装置を構成した場合には、かなりの高
温でも動作が可能である。
【００３７】ところで、ゲート電極２４に代えて、前記
した特開平３−９１９６１号公報に開示されているハイ
ブラムの発明に見られるプリズム機能をもつゲート電極
を用いれば、遙に低いゲート入力電圧で動作させること
が可能になる。
【００３８】図８は本発明一実施例を解説する為の半導
体装置を表す要部平面図であり、図２に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。図に於いて、２４Ａはプリズム型ゲート電極を
示している。
【００３９】この半導体装置が低いゲート入力電圧で動
作させることができる理由は、電子の進行方向を変える
作用を電子波に関する屈折率を変化させて実現している
ことに依るものであり、ゲート電極に印加するポテンシ
ャルで電子の走行を妨げるものと比較するとポテンシャ
ルの変化は極僅かで済むものである。従って、注入口１
９から注入された電子は、プリズム型ゲート電極２４Ａ
に印加される僅かな電圧で方向を変えてドレイン電極２
０或いは２１に吸収されるものである。
【００４０】因に、ハイブラムの発明では、ゲートに入
力電圧を加えることで二次元電子ガスの密度を変化さ
せ、それに依ってフェルミ面上のバリスティック電子の
波長を変化させるようにしているので、これではゲート
への入力電圧を大きくしなければ動作しない。
【００４１】本発明に於けるバリスティック電子はゲー
ト電極２４或いはプリズム型ゲート電極２４Ａとバック
・ゲート・バイアス印加層１３との間に生成される静電
ポテンシャルの影響を直接受けるので、電子の注入口１
９とバック・ゲート・バイアス印加層１３及びゲート電
極２４或いはプリズム型ゲート電極２４Ａとの距離を最
適化して極めて小さいゲート入力電圧でバリスティック
電子を制御することができ、この点がハイブラムの発明
と原理的に異なるところである。
【００４２】前記説明した本発明の半導体装置は、既知
の技術を適用することで、容易且つ簡単に製造すること
ができる。即ち、例えば分子線エピタキシャル成長（ｍ
ｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢ
Ｅ）法や有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎ
ｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉ
ｔｉｏｎ：ＭＯＣＶＤ）法など適宜の技法を適用して半
絶縁性ＧａＡｓ基板上に所要の諸半導体層をエピタキシ
ャル成長させ、これをホット・エレクトロン・トランジ
スタ（ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＴ）やヘテロ接合バイポーラ・トランジスタ
（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔ
ｒａｎｓｉｓｔｏｒ：ＨＢＴ）などの縦型半導体装置を
製造する場合と同様にして階段状メサ・エッチングを行
って電極コンタクト領域を生成して各電極を形成すれば
良く、特殊な技法は何等必要としない。唯、ゲート電極
２４はキャップ層に深さを制御したリセスを形成してか
ら半ば埋め込むような状態に形成することが特殊と言え
なくもない程度である。
【００４３】本発明に於いては、前記説明した実施例の
他に通常の技術を適用した多くの改変が可能であり、例
えば、ＧａＡｓ系の材料をＩｎＰ系に代替したり、或い
は、ヘテロ接合をＳｉ／ＳｉＧｅで構成するなどは任意
である。また、前記実施例では、キャリヤとして電子を
取り上げて説明したが、電子に比較して平均自由行程は
小さいものの、正孔を用いることも可能であって、その
場合は、オーミック・コンタクトとして、ｎ型（ｐ型）
のものはｐ型（ｎ型）に、また、バック・ゲート・バイ
アス印加層をｎ型とし、そして、印加電圧を電子の場合
と逆にすれば、走行層には正孔を注入することができ
る。
【００４４】
【発明の効果】本発明に依る半導体装置に於いては、キ
ャリヤ注入口並びにそのキャリヤ注入口に対向して第一
ドレインが設けられ且つそのキャリヤ注入口と第一ドレ
インとの間にキャリヤが走行する真性半導体からなるキ
ャリヤの走行層と、そのキャリヤの走行層にコンタクト
して電気信号に直接寄与しないキャリヤを吸収して排除
する為の第二ドレインと、走行層の電位を略均一な所定
値に保持する為にその走行層の近傍に設けられたバック
・ゲート・バイアス印加層とを備えている。
【００４５】前記構成を採ることに依り、キャリヤが走
行する空間から余分なキャリヤが排除され、電気信号に
直接寄与しているキャリヤのみを選択的に制御すること
ができ、そのキャリヤ走行を妨げる散乱キャリヤは著し
く少ないから高速動作が可能である。
【００４６】また、ゲートを設けたものにあっては、ゲ
ート直下に余分なキャリヤが存在しないから、ゲートの
面積や容量が小さく且つゲート入力電圧が低くても充分
に動作することが可能であり、従って、高速化及び省電
力化を両立させることができる。
【００４７】また、電子波を利用するものにあっては、
バック・ゲート・バイアス印加層でドレイン電圧の変動
を補償しているから、干渉や偏向の制御を安定に行うこ
とができ、そして、キャリヤの走行層に余分なキャリヤ
が存在しないことから、ソース・ドレイン間、或いは、
複数のドレイン間に信号電流以外の電流が流れることも
なく、従って、充分に大きな論理振幅を得ることがで
き、しかも、ゲートに依る電位の変化が緩徐であること
から電子波の透過率は大きくなり、余分な電子との散乱
もないので動作温度が高くても支障はない。
【００４８】また、ホット・エレクトロンを利用するも
のにあっては、ソース・ドレイン間にゲート以外の障壁
がなく、コレクタ・バリヤなどは存在せず、他の電子と
の散乱もないのでキャリヤの到達率は大きくなる。
【図面の簡単な説明】
【図１】本発明の原理を解説する為の半導体装置の要部
説明図である。
【図２】本発明一実施例を解説する為の半導体装置の要
部平面図である。
【図３】図２に見られる線Ｙ−Ｙに沿って切断して表し
た要部切断側面図である。
【図４】図２に見られる線Ｘ−Ｘに沿って切断して表し
た要部切断側面図である。
【図５】図３に見られる線Ａ−Ａに沿ったエネルギ・バ
ンド・ダイヤグラムである。
【図６】図４に見られる線Ｂ−Ｂに沿ったエネルギ・バ
ンド・ダイヤグラムである。
【図７】図４に見られる線Ｃ−Ｃに沿ったエネルギ・バ
ンド・ダイヤグラムである。
【図８】本発明一実施例を解説する為の半導体装置の要
部平面図である。
【符号の説明】
１１ 基板 １２ バリヤ層 １３ バック・ゲート・バイアス印加層 １４ バリヤ層 １５ バリスティック電子の走行層 １６ キャップ層 １７ メサ構造を示すライン １８ 切り欠き部分 １９ バリスティック電子の注入口 ２０ 第一ドレイン電極 ２１ 第二ドレイン電極 ２２ ソース電極 ２３ バック・ゲート・バイアス印加電極 ２４ ゲート電極 ２４Ａ プリズム型ゲート電極 ２５ 合金化領域

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】キャリヤ注入口及び該キャリヤ注入口に対
    向する第一ドレインが設けられ且つそれ等の間にキャリ
    ヤが走行する半導体からなるキャリヤの走行層と、 該走行層にコンタクトして電気信号に直接寄与しないキ
    ャリヤを吸収して排除する為の第二ドレインと、 該走行層の電位を略均一な所定値に保持する為のバック
    ・ゲート・バイアス印加層とを備えてなることを特徴と
    する半導体装置。
  2. 【請求項２】キャリヤ注入口と第一ドレインの何れか一
    方或いは両方が複数であることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】走行層に電位を及ぼし得る位置にキャリヤ
    の走行方向を制御する為のゲート電極が設けられてなる
    ことを特徴とする請求項１或いは請求項２記載の半導体
    装置。
  4. 【請求項４】走行層に電位を及ぼし得る位置にキャリヤ
    の走行方向を制御する為のプリズム型ゲート電極が設け
    られてなることを特徴とする請求項１或いは請求項２記
    載の半導体装置。
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