JPH0258773B2 - - Google Patents
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- JPH0258773B2 JPH0258773B2 JP57062175A JP6217582A JPH0258773B2 JP H0258773 B2 JPH0258773 B2 JP H0258773B2 JP 57062175 A JP57062175 A JP 57062175A JP 6217582 A JP6217582 A JP 6217582A JP H0258773 B2 JPH0258773 B2 JP H0258773B2
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- mobility
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- carrier
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- effect transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/204—Velocity modulation transistors [VMT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体の電気伝導度を外部から印加し
た電圧によつて制御する電界効果トランジスタ
（FET）に関し、詳細にはチヤネル内のキヤリヤ
の移動度を外部電圧により変調する移動度変調形
電界効果トランジスタに関する。
た電圧によつて制御する電界効果トランジスタ
（FET）に関し、詳細にはチヤネル内のキヤリヤ
の移動度を外部電圧により変調する移動度変調形
電界効果トランジスタに関する。
一般に、電界効果トランジスタ（以下、FET
という）はその優れたスイツチ機能や増幅機能等
に加えて、構造が単純であるため個別回路素子及
び集積回路素子として広く賞用されている。この
FETの動作原理は、半導体内に設けられた電気
伝導径路いわゆるチヤネル内を走行するキヤリヤ
の密度をゲート電極に印加した信号電圧の作用で
変調し、これによつてソース―ドレイン電極間の
電気伝導度を制御するものである。一般に、キヤ
リヤのチヤネル走行時間すなわちキヤリヤがソー
ス―ドレイン電極間を走行するのに必要な時間τt
はチヤネル長Ｌをキヤリヤ速度υで除した値Ｌ／
υに等しい。チヤネル内のキヤリヤはチヤネルの
両端部のソース電極及びドレイン電極から供給さ
れるので、キヤリヤの変調を十分に達成するには
ゲート電極に印加する信号電圧の最小変化時間は
前述のキヤリヤのチヤネル走行時間と同程度の大
きさを必要とする。従つて、FETの応答時間を
短縮するためには、キヤリヤの速度υを増すと共
にチヤネル長Ｌを短くすることが重要となる。し
かし、高速素子として知られるガリウムアルセナ
イドシヨツトキーゲート電界効果トランジスタ
GaAsMESFETにおいてさえも、キヤリヤ速度
の最高値は２×107cm／ｓ程度であり、チヤネル
長の最小値も0.2μm程度であるためキヤリヤのチ
ヤネル走行時間τtの究極的限界は１ピコ秒
（10-12秒）程度である。つまり、FETはキヤリヤ
密度変調方式を用いる限りその応答速度を１ピコ
秒以下にすることは原理的に不可能である。
という）はその優れたスイツチ機能や増幅機能等
に加えて、構造が単純であるため個別回路素子及
び集積回路素子として広く賞用されている。この
FETの動作原理は、半導体内に設けられた電気
伝導径路いわゆるチヤネル内を走行するキヤリヤ
の密度をゲート電極に印加した信号電圧の作用で
変調し、これによつてソース―ドレイン電極間の
電気伝導度を制御するものである。一般に、キヤ
リヤのチヤネル走行時間すなわちキヤリヤがソー
ス―ドレイン電極間を走行するのに必要な時間τt
はチヤネル長Ｌをキヤリヤ速度υで除した値Ｌ／
υに等しい。チヤネル内のキヤリヤはチヤネルの
両端部のソース電極及びドレイン電極から供給さ
れるので、キヤリヤの変調を十分に達成するには
ゲート電極に印加する信号電圧の最小変化時間は
前述のキヤリヤのチヤネル走行時間と同程度の大
きさを必要とする。従つて、FETの応答時間を
短縮するためには、キヤリヤの速度υを増すと共
にチヤネル長Ｌを短くすることが重要となる。し
かし、高速素子として知られるガリウムアルセナ
イドシヨツトキーゲート電界効果トランジスタ
GaAsMESFETにおいてさえも、キヤリヤ速度
の最高値は２×107cm／ｓ程度であり、チヤネル
長の最小値も0.2μm程度であるためキヤリヤのチ
ヤネル走行時間τtの究極的限界は１ピコ秒
（10-12秒）程度である。つまり、FETはキヤリヤ
密度変調方式を用いる限りその応答速度を１ピコ
秒以下にすることは原理的に不可能である。
従つて、従来のFETはチヤネル内のキヤリヤ
密度の増減に要する最小時間よりも短い時間で急
速に変化する電気信号に対してはチヤネル内のキ
ヤリヤの密度変調が十分に行われずそのためその
電気伝導度が変化しなくなるという欠点があつ
た。
密度の増減に要する最小時間よりも短い時間で急
速に変化する電気信号に対してはチヤネル内のキ
ヤリヤの密度変調が十分に行われずそのためその
電気伝導度が変化しなくなるという欠点があつ
た。
本発明の目的は、チヤネル内のキヤリヤの流れ
易さすなわち移動度μをゲート電極に印加した信
号電圧によつて変調させる移動度変調方式を用い
た移動度変調形電界効果トランジスタを提供する
ことである。詳細には、本発明の移動度変調形
FETは、前述のキヤリヤのチヤネル走行時間に
伴う応答速度の限界を除去するため前述のキヤリ
ヤ密度変調方式とは全く相違した、印加ゲート電
圧に応答してキヤリヤの移動度が変るようにチヤ
ネルを構成した移動度変調方式を採用しその応答
速度を大幅に改善したものである。
易さすなわち移動度μをゲート電極に印加した信
号電圧によつて変調させる移動度変調方式を用い
た移動度変調形電界効果トランジスタを提供する
ことである。詳細には、本発明の移動度変調形
FETは、前述のキヤリヤのチヤネル走行時間に
伴う応答速度の限界を除去するため前述のキヤリ
ヤ密度変調方式とは全く相違した、印加ゲート電
圧に応答してキヤリヤの移動度が変るようにチヤ
ネルを構成した移動度変調方式を採用しその応答
速度を大幅に改善したものである。
以下に図面を参照して本発明について詳細に説
明する。
明する。
第１図は本発明の移動度変調形FETの実施例
の断面図である。以下にはガリウムアルセナイド
GaAs（以下、GaAsという）とガリウムアルミニ
ウムアルセナイドGaAlAs（以下、GaAlAsとい
う）から成る移動度の相違する二重チヤネル構造
を持つ移動度変調形FETを例にとり説明するが、
キヤリヤの移動度の異なる多重チヤネルを有する
移動度変調形FETを実現できることはいうまで
もない。この二重チヤネルの移動度変調形FET
ではまず比抵抗106Ω・cmの半絶縁性GaAs基板１
上に分子線エピタキシー（MBE）法により、抵
抗率0.01Ωcm厚さ1μmのn+GaAs層２を下方ゲー
ト電極として形成する。以下順次にその上部に、
５×1017cm-3のシリコンSiを不純物としてドープ
した厚さ0.06μmの絶縁層であるGaAlAs層３、３
×1016cm-3のシリコンSiと3.1×1016cm-3のベリリ
ウムBeとを不純物としてドープした厚さ0.02μm
のGaAs層４、残留アクセプタ密度が５×1014cm
-3以下であり厚さ0.02μmの高純度Ｐ形GaAs層
５、５×1017cm-3のシリコンSiを不純物としてド
ープした厚さ0.06μmの絶縁層であるGaAlAs層
６、及び上方ゲート電極としての厚さ0.2μmのア
ルミニウム金属薄膜から成る多層構造をMBE法
により形成し、引き続いて通常のフオトリソグラ
フイーを用いてソース電極８及びドレイン電極９
を形成することにより実現される。前述の各不純
物濃度を示す数値は厳密にその数値だけを意味す
るものではなく、当業者の知る範囲でその近辺を
意味するものである。
の断面図である。以下にはガリウムアルセナイド
GaAs（以下、GaAsという）とガリウムアルミニ
ウムアルセナイドGaAlAs（以下、GaAlAsとい
う）から成る移動度の相違する二重チヤネル構造
を持つ移動度変調形FETを例にとり説明するが、
キヤリヤの移動度の異なる多重チヤネルを有する
移動度変調形FETを実現できることはいうまで
もない。この二重チヤネルの移動度変調形FET
ではまず比抵抗106Ω・cmの半絶縁性GaAs基板１
上に分子線エピタキシー（MBE）法により、抵
抗率0.01Ωcm厚さ1μmのn+GaAs層２を下方ゲー
ト電極として形成する。以下順次にその上部に、
５×1017cm-3のシリコンSiを不純物としてドープ
した厚さ0.06μmの絶縁層であるGaAlAs層３、３
×1016cm-3のシリコンSiと3.1×1016cm-3のベリリ
ウムBeとを不純物としてドープした厚さ0.02μm
のGaAs層４、残留アクセプタ密度が５×1014cm
-3以下であり厚さ0.02μmの高純度Ｐ形GaAs層
５、５×1017cm-3のシリコンSiを不純物としてド
ープした厚さ0.06μmの絶縁層であるGaAlAs層
６、及び上方ゲート電極としての厚さ0.2μmのア
ルミニウム金属薄膜から成る多層構造をMBE法
により形成し、引き続いて通常のフオトリソグラ
フイーを用いてソース電極８及びドレイン電極９
を形成することにより実現される。前述の各不純
物濃度を示す数値は厳密にその数値だけを意味す
るものではなく、当業者の知る範囲でその近辺を
意味するものである。
第２図は本発明の移動度変調形FETの動作を
説明する概念図である。GaAlAs層３とGaAs層
４との界面には不純物を多く含む低移動度のｎ形
伝導チヤネル１０が形成され、GaAlAs層６と
GaAs層５との界面部分には不純物の少ない高移
動度の上方伝導チヤネル１１が形成される。上方
伝導チヤネル１１内ではキヤリヤ移動度が液体窒
素温度77〓において105cm2／Ｖ・Ｓに達し、他方
下方伝導チヤネル１０内での移動度は約５×103
cm2／Ｖ・Ｓと低い。この時、ソース電極８とドレ
イン電極９との間の電気伝導度が両チヤネルの伝
導度の和で決まることは容易に理解される。以下
に、ゲート電極２及び７にそれぞれ信号電圧Vg2
及びVg7を印加した場合の本実施例の動作につい
て説明する。
説明する概念図である。GaAlAs層３とGaAs層
４との界面には不純物を多く含む低移動度のｎ形
伝導チヤネル１０が形成され、GaAlAs層６と
GaAs層５との界面部分には不純物の少ない高移
動度の上方伝導チヤネル１１が形成される。上方
伝導チヤネル１１内ではキヤリヤ移動度が液体窒
素温度77〓において105cm2／Ｖ・Ｓに達し、他方
下方伝導チヤネル１０内での移動度は約５×103
cm2／Ｖ・Ｓと低い。この時、ソース電極８とドレ
イン電極９との間の電気伝導度が両チヤネルの伝
導度の和で決まることは容易に理解される。以下
に、ゲート電極２及び７にそれぞれ信号電圧Vg2
及びVg7を印加した場合の本実施例の動作につい
て説明する。
第３図は各バイアス条件下での両チヤネル内の
静電ポテンシヤル分布及び電子の分布を示す図で
ある。第３図ａに示すように、下方ゲート電極２
に印加した電圧Vg2と上方ゲート電極７に印加し
た電圧Vg7とが共に零の場合には、第２図の下方
チヤネル１０及び上方チヤネル１１の内部のキヤ
リヤの密度はほゞ等しい（〜４×1011／cm2）。次
に、上方ゲート電極７に正の電圧が印加され下方
ゲート電極２に負の電圧が印加された場合には、
第３図ｂに示すようなポテンシヤル分布となり低
移動度の下方チヤネル１０内のキヤリヤは第２図
に実線で示すように高移動度の上方チヤネル１１
に移行する。その結果、移動度の低い状態にあつ
たチヤネル内を走行中のキヤリヤは移動度の高い
状態に移るのでキヤリヤの平均的な移動度が増大
する。次に、ゲート電極に印加する電圧の極性が
逆転して、上方ゲート電極７に負の電圧が印加さ
れ下方ゲート電極２に正の電圧が印加された場合
には、第３図ｃのポテンシヤル分布となりキヤリ
ヤは第２図に点線で示すように高移動度の上方チ
ヤネル１１から低移動度の下方チヤネル１０に移
行する。従つて、キヤリヤの平均移動度は減少す
る。
静電ポテンシヤル分布及び電子の分布を示す図で
ある。第３図ａに示すように、下方ゲート電極２
に印加した電圧Vg2と上方ゲート電極７に印加し
た電圧Vg7とが共に零の場合には、第２図の下方
チヤネル１０及び上方チヤネル１１の内部のキヤ
リヤの密度はほゞ等しい（〜４×1011／cm2）。次
に、上方ゲート電極７に正の電圧が印加され下方
ゲート電極２に負の電圧が印加された場合には、
第３図ｂに示すようなポテンシヤル分布となり低
移動度の下方チヤネル１０内のキヤリヤは第２図
に実線で示すように高移動度の上方チヤネル１１
に移行する。その結果、移動度の低い状態にあつ
たチヤネル内を走行中のキヤリヤは移動度の高い
状態に移るのでキヤリヤの平均的な移動度が増大
する。次に、ゲート電極に印加する電圧の極性が
逆転して、上方ゲート電極７に負の電圧が印加さ
れ下方ゲート電極２に正の電圧が印加された場合
には、第３図ｃのポテンシヤル分布となりキヤリ
ヤは第２図に点線で示すように高移動度の上方チ
ヤネル１１から低移動度の下方チヤネル１０に移
行する。従つて、キヤリヤの平均移動度は減少す
る。
つまり、第１図の構成のFETはゲート電極２
及び７に印加する電圧の極性を制御することによ
り、キヤリヤ密度を変化せずに、キヤリヤの平均
的移動度を変えることができる。FETのチヤネ
ルの電気伝導度はキヤリヤ密度とその速度との積
すなわち（キヤリヤ密度）×（移動度）に比例する
ので、電気伝導度は前述の移動度の変化に応答し
て変化することとなる。従つて、ゲート電極２及
び７に印加する電圧に応答してソース―ドレイン
端子間の出力電流が変化し、第１図の構成は新規
な動作原理に基づくFETとして機能する。
及び７に印加する電圧の極性を制御することによ
り、キヤリヤ密度を変化せずに、キヤリヤの平均
的移動度を変えることができる。FETのチヤネ
ルの電気伝導度はキヤリヤ密度とその速度との積
すなわち（キヤリヤ密度）×（移動度）に比例する
ので、電気伝導度は前述の移動度の変化に応答し
て変化することとなる。従つて、ゲート電極２及
び７に印加する電圧に応答してソース―ドレイン
端子間の出力電流が変化し、第１図の構成は新規
な動作原理に基づくFETとして機能する。
第４図は本発明の移動度変調形FETの電気伝
導度―ゲート電圧特性を示す図である。チヤネル
の電気伝導度はゲート電圧に対してほゞ直線的に
遷移し、極めて良好な特性であることがわかる。
本発明では、キヤリヤ密度を変えることを必要と
せずキヤリヤが上方チヤネルと下方チヤネルとの
間を往来しさえすればFETとして動作する。両
チヤネル間の平均的間隔は実施例では0.03μm程
度であるためキヤリヤが両チヤネルを往来するの
に要する時間はチヤネル走行時間の最小値である
１ピコ秒の数分の１にまで減少することができ
る。従つて、本発明のFETの最小応答時間は従
来のFETの数分の１以下にまで短縮できる。
導度―ゲート電圧特性を示す図である。チヤネル
の電気伝導度はゲート電圧に対してほゞ直線的に
遷移し、極めて良好な特性であることがわかる。
本発明では、キヤリヤ密度を変えることを必要と
せずキヤリヤが上方チヤネルと下方チヤネルとの
間を往来しさえすればFETとして動作する。両
チヤネル間の平均的間隔は実施例では0.03μm程
度であるためキヤリヤが両チヤネルを往来するの
に要する時間はチヤネル走行時間の最小値である
１ピコ秒の数分の１にまで減少することができ
る。従つて、本発明のFETの最小応答時間は従
来のFETの数分の１以下にまで短縮できる。
本実施例では、移動度を異にした空間的に分離
されたチヤネル間を電子が往来する方式のFET
素子について説明し、各チヤネルの移動度を異な
らしめるために不純物の含有量を変える方法を示
した。上下の各チヤネルでの移動度を変える方法
としては、上記のものの他に、移動度が元来異な
る異種類の半導体物質を用いてチヤネルを構成す
る方法やキヤリヤを捕縛する機能を持つ不純物原
子を下方のチヤネルのみに導入して、キヤリヤ捕
縛作用によつてそのチヤネルでの電気伝導を防げ
る方法がある。特に後者では捕縛用不純物を入れ
たチヤネルのキヤリヤ移動度を殆んど零にできる
利点がある。
されたチヤネル間を電子が往来する方式のFET
素子について説明し、各チヤネルの移動度を異な
らしめるために不純物の含有量を変える方法を示
した。上下の各チヤネルでの移動度を変える方法
としては、上記のものの他に、移動度が元来異な
る異種類の半導体物質を用いてチヤネルを構成す
る方法やキヤリヤを捕縛する機能を持つ不純物原
子を下方のチヤネルのみに導入して、キヤリヤ捕
縛作用によつてそのチヤネルでの電気伝導を防げ
る方法がある。特に後者では捕縛用不純物を入れ
たチヤネルのキヤリヤ移動度を殆んど零にできる
利点がある。
更にゲート電圧でキヤリヤ移動度を制御するに
は、本実施例のように、上下二チヤネル間の電子
の空間的な移動を用いる以外にも、キヤリヤの有
効質量やチヤネル中の波動状態を変えることによ
つて、空間的な移動を殆んど起こすことなく移動
度を変えることもできる。以下にその二例を簡単
に説明する。まずガリウムアンチモナイドGaSb
などのように伝導帯の谷が複数種類関与する物質
では有効質量を異にする二種類の電子が共存しや
すい。このような物質で薄いチヤネルを構成し、
ゲート電圧を加えると、電子は質量の重い谷と軽
い谷との間で遷移する。この時電子の実効的質量
が変化し、それに伴つて移動度（走りやすさ）を
変化させることができる。
は、本実施例のように、上下二チヤネル間の電子
の空間的な移動を用いる以外にも、キヤリヤの有
効質量やチヤネル中の波動状態を変えることによ
つて、空間的な移動を殆んど起こすことなく移動
度を変えることもできる。以下にその二例を簡単
に説明する。まずガリウムアンチモナイドGaSb
などのように伝導帯の谷が複数種類関与する物質
では有効質量を異にする二種類の電子が共存しや
すい。このような物質で薄いチヤネルを構成し、
ゲート電圧を加えると、電子は質量の重い谷と軽
い谷との間で遷移する。この時電子の実効的質量
が変化し、それに伴つて移動度（走りやすさ）を
変化させることができる。
同様に、薄い半導帯チヤネル内に電子を閉じ込
め定在波状態を作つた場合、ゲート電圧の作用で
閉じ込めを強めたり、弱めたりして定在波の形を
制御することができる。このように電子状態を変
化させた場合、電子と散乱体の相互作用も変化す
るので移動度は一般に変化する。従つて、この機
構も移動度変調型トランジスタの実現に用いるこ
とができる。
め定在波状態を作つた場合、ゲート電圧の作用で
閉じ込めを強めたり、弱めたりして定在波の形を
制御することができる。このように電子状態を変
化させた場合、電子と散乱体の相互作用も変化す
るので移動度は一般に変化する。従つて、この機
構も移動度変調型トランジスタの実現に用いるこ
とができる。
第１図は本発明の移動度変調形電界効果トラン
ジスタの実施例の断面図、第２図は本発明の移動
度変調形電界効果トランジスタの動作を説明する
概念図、第３図は各バイアス条件下での両チヤネ
ル内のポテンシヤル分布を示す図、第４図は本発
明の移動度変調形電界効果トランジスタの電気伝
導度―ゲート電圧特性を示す図である。 １：半絶縁性基板、２，７：ゲート電極、３，
６：絶縁層、４：高不純物濃度チヤネル、５：低
不純物濃度チヤネル、８：ソース電極、９：ドレ
イン電極、１０：低移動度チヤネル、１１：高移
動度チヤネル。
ジスタの実施例の断面図、第２図は本発明の移動
度変調形電界効果トランジスタの動作を説明する
概念図、第３図は各バイアス条件下での両チヤネ
ル内のポテンシヤル分布を示す図、第４図は本発
明の移動度変調形電界効果トランジスタの電気伝
導度―ゲート電圧特性を示す図である。 １：半絶縁性基板、２，７：ゲート電極、３，
６：絶縁層、４：高不純物濃度チヤネル、５：低
不純物濃度チヤネル、８：ソース電極、９：ドレ
イン電極、１０：低移動度チヤネル、１１：高移
動度チヤネル。
Claims (1)
- 【特許請求の範囲】 １ 半導体内の電気伝導を行なうキヤリヤの移動
度を外部から印加した電圧によつて制御すること
を特徴とする移動度変調形電界効果トランジス
タ。 ２ (1)において、キヤリヤ移動度の異なる複数の
半導体の多層構成による多重チヤネルを備え、前
記多重チヤネルの外部に設けられたひとつ又は複
数のゲート電極に印加する外部電圧により前記多
重チヤネル内のキヤリヤの移動度を制御すること
を特徴とする移動度変調形電界効果トランジス
タ。 ３ (2)において、前記多重チヤネルが半導体内の
不純物含有量を異ならしめることによりキヤリヤ
移動度を変えた複数のチヤネルから成ることを特
徴とする移動度変調形電界効果トランジスタ。 ４ (2)において、前記多重チヤネルがそれぞれキ
ヤリヤ移動度の異なる系の半導体物質からなる複
数のチヤネルから成ることを特徴とする移動度変
調形電界効果トランジスタ。 ５ (2)において、前記多重チヤネルのひとつに、
キヤリヤを捕縛し局在化させ得る不純物を導入
し、そのチヤネルにおけるキヤリヤ移動度を零と
したことを特徴とする移動度変調形電界効果トラ
ンジスタ。 ６ (1)において、キヤリヤ移動度の異なる複数個
の伝導帯の谷を持つ半導体で電界効果トランジス
タのチヤネルを形成し、チヤネル外部に設けたゲ
ート電極に加える外部電圧の作用によつて各谷間
の電子遷移を生ぜしめることによつてキヤリヤ移
動度を制御することを特徴とする移動度変調形電
界効果トランジスタ。 ７ (1)において、電界効果トランジスタのチヤネ
ルと垂直方向にキヤリヤを閉じ込めて定在波化さ
せ、その定在波の形状をチヤネル外部に設けたゲ
ート電極に加える電圧によつて変えることによつ
てキヤリヤ移動度を制御することを特徴とする移
動度変調形電界効果トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062175A JPS58178572A (ja) | 1982-04-14 | 1982-04-14 | 移動度変調形電界効果トランジスタ |
| CA000425702A CA1217575A (en) | 1982-04-14 | 1983-04-12 | Mobility-modulation field-effect transistor |
| DE8383302074T DE3381069D1 (de) | 1982-04-14 | 1983-04-13 | Feldeffekttransistor mit modulierter beweglichkeit. |
| US06/484,600 US4688061A (en) | 1982-04-14 | 1983-04-13 | Mobility-modulation field-effect transistor |
| EP83302074A EP0091831B1 (en) | 1982-04-14 | 1983-04-13 | Mobility-modulation field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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