JPH0531969B2 - - Google Patents
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- JPH0531969B2 JPH0531969B2 JP17425885A JP17425885A JPH0531969B2 JP H0531969 B2 JPH0531969 B2 JP H0531969B2 JP 17425885 A JP17425885 A JP 17425885A JP 17425885 A JP17425885 A JP 17425885A JP H0531969 B2 JPH0531969 B2 JP H0531969B2
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- JP
- Japan
- Prior art keywords
- input
- signal
- output
- analog
- adder
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000009499 grossing Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000002592 echocardiography Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブリツジドタツプを有する通信線路で
発生するエコー波形の等化を行うブリツジドタツ
プ等化器に関する。
発生するエコー波形の等化を行うブリツジドタツ
プ等化器に関する。
従来のこの種のブリツジドタツプ等化器の構成
例を第３図に示す。第３図に示すこの回路は判定
帰還形と呼ばれるブリツジドタツプ等化器であ
る。また、第４図はタツプ数を２として時の各部
の波形を示したものである。ここで第３図及び第
４図を参照して、従来のブリツジドタツプ等化器
の動作を説明する。
例を第３図に示す。第３図に示すこの回路は判定
帰還形と呼ばれるブリツジドタツプ等化器であ
る。また、第４図はタツプ数を２として時の各部
の波形を示したものである。ここで第３図及び第
４図を参照して、従来のブリツジドタツプ等化器
の動作を説明する。
２入力アナログ加算器１０の第１の入力に主信
号の１タイムスロツト後及び２タイムスロツト後
にエコーをもつ信号eiが加わつたとする。これら
のエコーは２入力アナログ加算器１０で、後述す
るエコーキヤンセル信号eaにより打ち消され、２
入力アナログ加算器１０の出力から等化出力e0を
得る。コンパレータ１１〜１５はこの等化出力e0
をそれぞれ異なる基準電圧と比較し（コンパレー
タ１１〜１５はそれぞれ基準電圧＋Vref，＋１／２ Vref，０，１／２Vref，−Vrefと比較する。），データ の識別、ゼロクロス判別及びピーク値判別を行
う。
号の１タイムスロツト後及び２タイムスロツト後
にエコーをもつ信号eiが加わつたとする。これら
のエコーは２入力アナログ加算器１０で、後述す
るエコーキヤンセル信号eaにより打ち消され、２
入力アナログ加算器１０の出力から等化出力e0を
得る。コンパレータ１１〜１５はこの等化出力e0
をそれぞれ異なる基準電圧と比較し（コンパレー
タ１１〜１５はそれぞれ基準電圧＋Vref，＋１／２ Vref，０，１／２Vref，−Vrefと比較する。），データ の識別、ゼロクロス判別及びピーク値判別を行
う。
デイジタル制御回路１６はクロツク（CLK）
で駆動され、タツプ係数の蓄積及びキヤンセル信
号の出力制御の機能を有し、コンパレータ１１〜
１５の出力により、等化波形が過等化であるか不
足等化であるか、即ちエコーキヤンセル波形が大
きすぎるのか小さすぎるのかを判定して、過等化
の場合は蓄積係数を減少させ、不足等化の場合蓄
積係数を増加させる。デイジタル制御回路１６は
上述の動作を主信号の１タイムスロツト後のエコ
ー及び２タイムスロツト後のエコーについて行
い、２つの係数を得、同時に主信号の１タイムス
ロツト後及び２タイムスロツト後に蓄積したそれ
ぞれの係数をQ1〜Q6に出力する。デイジタル制
御回路１６の出力Ｐはエコーキヤンセル信号の極
性を決定する信号であり、Q1〜Q6と同時に出力
される。
で駆動され、タツプ係数の蓄積及びキヤンセル信
号の出力制御の機能を有し、コンパレータ１１〜
１５の出力により、等化波形が過等化であるか不
足等化であるか、即ちエコーキヤンセル波形が大
きすぎるのか小さすぎるのかを判定して、過等化
の場合は蓄積係数を減少させ、不足等化の場合蓄
積係数を増加させる。デイジタル制御回路１６は
上述の動作を主信号の１タイムスロツト後のエコ
ー及び２タイムスロツト後のエコーについて行
い、２つの係数を得、同時に主信号の１タイムス
ロツト後及び２タイムスロツト後に蓄積したそれ
ぞれの係数をQ1〜Q6に出力する。デイジタル制
御回路１６の出力Ｐはエコーキヤンセル信号の極
性を決定する信号であり、Q1〜Q6と同時に出力
される。
Ｄ／Ａ変換器１７はデイジタル制御回路１６の
出力Q1〜Q6及びＰをＤ／Ａ変換し、矩形波出力
edを得る。このＤ／Ａ変換器１７の出力は抵抗Ｒ
と容量Ｃで構成される１次のローパスフイルタで
三角波に整形され、その結果、エコーキヤンセル
信号eaが得られる。このエコーキヤンセル信号は
２入力アナログ加算器１０に帰還され、入力信号
eiのエコーをキヤンセルする。
出力Q1〜Q6及びＰをＤ／Ａ変換し、矩形波出力
edを得る。このＤ／Ａ変換器１７の出力は抵抗Ｒ
と容量Ｃで構成される１次のローパスフイルタで
三角波に整形され、その結果、エコーキヤンセル
信号eaが得られる。このエコーキヤンセル信号は
２入力アナログ加算器１０に帰還され、入力信号
eiのエコーをキヤンセルする。
ところで上述した従来のブリツジドタツプ等化
器をLSIで実現しようとする場合、１次のローパ
スフイルタを構成する抵抗と容量が大きな面積を
必要とする。特に64kBPS以下の低ビツトレート
において実現不可能な大きさになるという問題点
がある。
器をLSIで実現しようとする場合、１次のローパ
スフイルタを構成する抵抗と容量が大きな面積を
必要とする。特に64kBPS以下の低ビツトレート
において実現不可能な大きさになるという問題点
がある。
本発明の目的はLSI化が可能で、低ビツトレー
トにおけるエコーキヤンセル信号も発生可能なブ
リツジドタツプ等化器を提供するものである。
トにおけるエコーキヤンセル信号も発生可能なブ
リツジドタツプ等化器を提供するものである。
本発明はブリツジドタツプを有する通信路で伝
送された受信信号を第１の入力とする２入力アナ
ログ加算器と、該２入力アナログ加算器の出力を
入力とするスムージングフイルタと、該スムージ
ングフイルタの出力が第１の入力端に共通に入力
され、第２の入力端にそれぞれ異なる基準電圧が
入力される複数のコンパレータと、該複数のコン
パレータ出力に基づいて係数信号及び制御信号を
出力するデイジタル制御回路と、２進重み付けさ
れた複数の容量がそれぞれ直列に連結された複数
の第１のアナログスイツチ、及び正及び負の基準
電圧がそれぞれ入力される２個の第２のアナログ
スイツチを備えたスイツチトキヤパシタローパス
フイルタとを有し、前記第１のアナログスイツチ
が前記係数信号により制御され、前記第２のアナ
ログスイツチが前記制御信号により制御されて、
前記スイツチトキヤパシタローパスフイルタ出力
を前記２入力アナログ加算器の第２の入力に帰環
して、前記スムージングフイルタ出力から等化波
形を得るようにしたことを特徴とするブリツジド
タツプ等化器である。
送された受信信号を第１の入力とする２入力アナ
ログ加算器と、該２入力アナログ加算器の出力を
入力とするスムージングフイルタと、該スムージ
ングフイルタの出力が第１の入力端に共通に入力
され、第２の入力端にそれぞれ異なる基準電圧が
入力される複数のコンパレータと、該複数のコン
パレータ出力に基づいて係数信号及び制御信号を
出力するデイジタル制御回路と、２進重み付けさ
れた複数の容量がそれぞれ直列に連結された複数
の第１のアナログスイツチ、及び正及び負の基準
電圧がそれぞれ入力される２個の第２のアナログ
スイツチを備えたスイツチトキヤパシタローパス
フイルタとを有し、前記第１のアナログスイツチ
が前記係数信号により制御され、前記第２のアナ
ログスイツチが前記制御信号により制御されて、
前記スイツチトキヤパシタローパスフイルタ出力
を前記２入力アナログ加算器の第２の入力に帰環
して、前記スムージングフイルタ出力から等化波
形を得るようにしたことを特徴とするブリツジド
タツプ等化器である。
第１図は本発明によるブリツジドタツプ等化器
の一実施例であり、従来例と同様の判定帰還形の
ブリツジドタツプ等化器を示したものである。
の一実施例であり、従来例と同様の判定帰還形の
ブリツジドタツプ等化器を示したものである。
第１図を参照して、１は２入力スイツチトキヤ
パシタ加算器、２はスムージングフイルタ、３〜
７はコンパレータ、８はデイジタル制御回路、９
は演算増幅器、S1〜S12はアナログスイツチ、Cu
は単位容量、Csは積分容量、CLKはデータレー
トのクロツク、φはスイツチトキヤパシタフイル
タ（SCF）用のクロツクを示し、φの周波数は
CLKの周波数より十分高いものとする。
パシタ加算器、２はスムージングフイルタ、３〜
７はコンパレータ、８はデイジタル制御回路、９
は演算増幅器、S1〜S12はアナログスイツチ、Cu
は単位容量、Csは積分容量、CLKはデータレー
トのクロツク、φはスイツチトキヤパシタフイル
タ（SCF）用のクロツクを示し、φの周波数は
CLKの周波数より十分高いものとする。
第２図にはタツプ数を２とした場合の各部の波
形を示す。第２図において、CLKはデータレー
トのクロツク、eiはエコー波を有する入力波形、
P1，P2及びQ1〜Q6はデイジタル制御回路出力、
eaはエコーキヤンセル信号、esは加算器出力、eO
は等化波形を示す。
形を示す。第２図において、CLKはデータレー
トのクロツク、eiはエコー波を有する入力波形、
P1，P2及びQ1〜Q6はデイジタル制御回路出力、
eaはエコーキヤンセル信号、esは加算器出力、eO
は等化波形を示す。
第１図及び第２図を参照して、２入力スイツチ
トキヤパシタ加算器１の第１の入力に主信号の１
タイムスロツト後及び２タイムスロツト後にエコ
ーをもつ信号eiが加わつたとすると、これらにエ
コーは加算器１で後述するエコーキヤンセル信号
eaにより打ち消され、加算器１の出力から、出力
信号esを得る。そしてこの出力信号esはスムージ
ングフイルタ２でスムージングされて、等化出力
eOとなる。
トキヤパシタ加算器１の第１の入力に主信号の１
タイムスロツト後及び２タイムスロツト後にエコ
ーをもつ信号eiが加わつたとすると、これらにエ
コーは加算器１で後述するエコーキヤンセル信号
eaにより打ち消され、加算器１の出力から、出力
信号esを得る。そしてこの出力信号esはスムージ
ングフイルタ２でスムージングされて、等化出力
eOとなる。
コンパレータ３〜７にはスムージングフイルタ
２からの出力信号eOが入力され、コンパレータ３
は信号eOの正側ピークレベル（＋Vref）の判別
を、コンパレータ４は信号eOの正データ、即ち
「１」の判定を、コンパレータ５は信号eOの極性
判別を、コンパレータ６は信号eOの負データ、即
ち「−１」の判別を、コンパレータ７は負側ピー
クレベル（−Vref）の判別を行う。コンパレータ
３〜７の出力は第２図に示すクロツク（CLK）
で駆動されるデイジタル制御回路８に入力され
る。
２からの出力信号eOが入力され、コンパレータ３
は信号eOの正側ピークレベル（＋Vref）の判別
を、コンパレータ４は信号eOの正データ、即ち
「１」の判定を、コンパレータ５は信号eOの極性
判別を、コンパレータ６は信号eOの負データ、即
ち「−１」の判別を、コンパレータ７は負側ピー
クレベル（−Vref）の判別を行う。コンパレータ
３〜７の出力は第２図に示すクロツク（CLK）
で駆動されるデイジタル制御回路８に入力され
る。
このデイジタル制御回路８はタツプ係数の蓄積
及びキヤンセル信号の出力制御の機能を有し、コ
ンパレータ３〜７の出力により、等化波形出力
（eO）が過等化してあるか、不足等化であるか、
即ち、エコーキヤンセル波形が大きすぎるのか小
さすぎるのかを判定して、過等化の場合は、係数
を減少させ、不足等化の場合係数を増加させる。
上述の制御動作を主信号の１タイムスロツト後の
エコー及び２タイムスロツト後のエコーについて
行い、２つの係数即ち１タイムスロツト後のエコ
ーに対応する係数と２タイムスロツト後のエコー
に対応する係数とを得る。同時に、デイジタル制
御回路８は主信号の１タイムスロツト後及び２タ
イムスロツト後に蓄積したそれぞれの係数をQ1
〜Q6へ出力する（係数信号）。一方、デイジタル
制御回路８はエコーキヤンセル信号の極性を決定
する信号P1，P2（制御信号）を出力する。
及びキヤンセル信号の出力制御の機能を有し、コ
ンパレータ３〜７の出力により、等化波形出力
（eO）が過等化してあるか、不足等化であるか、
即ち、エコーキヤンセル波形が大きすぎるのか小
さすぎるのかを判定して、過等化の場合は、係数
を減少させ、不足等化の場合係数を増加させる。
上述の制御動作を主信号の１タイムスロツト後の
エコー及び２タイムスロツト後のエコーについて
行い、２つの係数即ち１タイムスロツト後のエコ
ーに対応する係数と２タイムスロツト後のエコー
に対応する係数とを得る。同時に、デイジタル制
御回路８は主信号の１タイムスロツト後及び２タ
イムスロツト後に蓄積したそれぞれの係数をQ1
〜Q6へ出力する（係数信号）。一方、デイジタル
制御回路８はエコーキヤンセル信号の極性を決定
する信号P1，P2（制御信号）を出力する。
図示のようにアナログスイツチS1〜S12、複数
個の容量及び演算増幅器９で構成されたスイツチ
トキヤパシタローパスフイルタ（以下単にSCFと
いう。）はデイジタル制御回路８の出力Q1〜Q6に
より制御される。このSCFはゲイン可変形であ
り、エコーキヤンセル信号を発生する機能を有す
る。またこのSCFは前述した従来のブリツジドタ
ツプ等化器に用いられているＤ／Ａ変換器とロー
パスフイルタ部分に相当する。デイジタル制御回
路８からの出力P1及びP2により制御されるアナ
ログスイツチS1及びS2によつて接続される基準電
圧＋Vref及び−Vrefがゲイン可変形のSCFの入力
となる。
個の容量及び演算増幅器９で構成されたスイツチ
トキヤパシタローパスフイルタ（以下単にSCFと
いう。）はデイジタル制御回路８の出力Q1〜Q6に
より制御される。このSCFはゲイン可変形であ
り、エコーキヤンセル信号を発生する機能を有す
る。またこのSCFは前述した従来のブリツジドタ
ツプ等化器に用いられているＤ／Ａ変換器とロー
パスフイルタ部分に相当する。デイジタル制御回
路８からの出力P1及びP2により制御されるアナ
ログスイツチS1及びS2によつて接続される基準電
圧＋Vref及び−Vrefがゲイン可変形のSCFの入力
となる。
各アナログスイツチS1及びS2はそれぞれに加わ
る信号が高レベルの時“オン”し、低レベルの時
“オフ”する。今、第２図に示すようなタイミン
グP1及びP2がアナログスイツチS1及びS2に加わ
つたとすると、前述のゲイン可変形のSCFの入力
には、振幅が＋Vrefあるいは−Vrefで幅がP1，P2
のパルス幅に等しい矩形波が加わり、その結果
SCFの出力には第２図eaに示すような波形が現わ
れる。この時、出力eaの振幅はデイジタル制御回
路８の出力Q1〜Q6により制御され、各タツプ係
数に比例した値となる。このエコーキヤンセル信
号は加算器１で入力信号に加算された後、信号es
とスムージングフイルタ２を介して等化波形eOを
得る。
る信号が高レベルの時“オン”し、低レベルの時
“オフ”する。今、第２図に示すようなタイミン
グP1及びP2がアナログスイツチS1及びS2に加わ
つたとすると、前述のゲイン可変形のSCFの入力
には、振幅が＋Vrefあるいは−Vrefで幅がP1，P2
のパルス幅に等しい矩形波が加わり、その結果
SCFの出力には第２図eaに示すような波形が現わ
れる。この時、出力eaの振幅はデイジタル制御回
路８の出力Q1〜Q6により制御され、各タツプ係
数に比例した値となる。このエコーキヤンセル信
号は加算器１で入力信号に加算された後、信号es
とスムージングフイルタ２を介して等化波形eOを
得る。
なお、スムージングフイルタ２は加算器及びエ
コーキヤンセル信号発生部がスイツチキヤパシタ
回路で構成されているために必要となる。
コーキヤンセル信号発生部がスイツチキヤパシタ
回路で構成されているために必要となる。
以上説明したように本発明によるブリツジドタ
ツプ等化器によれば、エコーキヤンセル信号発生
部をゲイン可変形スイツチトキヤパシタローパス
フイルタで構成することにより、低いカツトオフ
特性を持つローパスフイルタを外付け部品なしで
LSI上に実現でき、しかもゲインを切替えること
により、エコーキヤンセル信号の振幅を可変でき
るので、従来必要であつたＤ／Ａ変換器も不要と
なる。従つて本発明によるブリツジドタツプ等化
器はLSI化に適し、少ない占有面積でLSI化を実
現できるという効果がある。
ツプ等化器によれば、エコーキヤンセル信号発生
部をゲイン可変形スイツチトキヤパシタローパス
フイルタで構成することにより、低いカツトオフ
特性を持つローパスフイルタを外付け部品なしで
LSI上に実現でき、しかもゲインを切替えること
により、エコーキヤンセル信号の振幅を可変でき
るので、従来必要であつたＤ／Ａ変換器も不要と
なる。従つて本発明によるブリツジドタツプ等化
器はLSI化に適し、少ない占有面積でLSI化を実
現できるという効果がある。
第１図は本発明によるブリツジドタツプ等化器
の一実施例を示すブロツク図、第２図は第１図の
各部の波形を示す図、第３図は従来のブリツジド
タツプ等化器のブロツク図、第４図は第３図の各
部の波形を示す図である。 １……２入力スイツチトキヤパシタ加算器、２
……スムージングフイルタ、３〜７……コンパレ
ータ、８……デジタル制御回路、９……演算増幅
器、S1〜S12……アナログスイツチ、Cu……単位
容量、Cs……積分容量、CLK……クロツク、φ
……SCFのクロツク、１０……２入力アナログ加
算器、１１〜１５……コンパレータ、１６……デ
ジタル制御回路、１７……Ｄ／Ａ変換器、Ｒ……
抵抗、Ｃ……容量。
の一実施例を示すブロツク図、第２図は第１図の
各部の波形を示す図、第３図は従来のブリツジド
タツプ等化器のブロツク図、第４図は第３図の各
部の波形を示す図である。 １……２入力スイツチトキヤパシタ加算器、２
……スムージングフイルタ、３〜７……コンパレ
ータ、８……デジタル制御回路、９……演算増幅
器、S1〜S12……アナログスイツチ、Cu……単位
容量、Cs……積分容量、CLK……クロツク、φ
……SCFのクロツク、１０……２入力アナログ加
算器、１１〜１５……コンパレータ、１６……デ
ジタル制御回路、１７……Ｄ／Ａ変換器、Ｒ……
抵抗、Ｃ……容量。
Claims (1)
- １ ブリツジドタツプを有する通信路で伝送され
た受信信号を第１の入力とする２入力アナログ加
算器と、該２入力アナログ加算器の出力を入力と
するスムージングフイルタと、該スムージングフ
イルタの出力が第１の入力端に共通に入力され、
第２の入力端にそれぞれ異なる基準電圧が入力さ
れる複数のコンパレータと、該複数のコンパレー
タ出力に基づいて係数信号及び制御信号を出力す
るデイジタル制御回路と、２進重み付けされた複
数の容量がそれぞれ直列に連結された複数の第１
のアナログスイツチ、及び正及び負の基準電圧が
それぞれ入力される２個の第２のアナログスイツ
チを備えたスイツチトキヤパシタローパスフイル
タとを有し、前記第１のアナログスイツチが前記
係数信号により制御され、前記第２のアナログス
イツチが前記制御信号により制御されて、前記ス
イツチトキヤパシタローパスフイルタ出力を前記
２入力アナログ加算器の第２の入力に帰還して、
前記スムージングフイルタ出力から等化波形を得
るようにしたことを特徴とするブリツジドタツプ
等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425885A JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425885A JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235722A JPS6235722A (ja) | 1987-02-16 |
| JPH0531969B2 true JPH0531969B2 (ja) | 1993-05-13 |
Family
ID=15975486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17425885A Granted JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235722A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996005650A1 (en) * | 1994-08-11 | 1996-02-22 | Hitachi, Ltd. | Motor driving system |
-
1985
- 1985-08-09 JP JP17425885A patent/JPS6235722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235722A (ja) | 1987-02-16 |
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