JPS6235722A - ブリツジドタツプ等化器 - Google Patents
ブリツジドタツプ等化器Info
- Publication number
- JPS6235722A JPS6235722A JP17425885A JP17425885A JPS6235722A JP S6235722 A JPS6235722 A JP S6235722A JP 17425885 A JP17425885 A JP 17425885A JP 17425885 A JP17425885 A JP 17425885A JP S6235722 A JPS6235722 A JP S6235722A
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- JP
- Japan
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- input
- output
- signal
- analog
- adder
- Prior art date
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- Granted
Links
- 238000009499 grossing Methods 0.000 claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 4
- 238000002592 echocardiography Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリノノドタソプ全有する通信線路で発生する
エコー波形の等化全行うブリッジドタップ等化器に関す
る。
エコー波形の等化全行うブリッジドタップ等化器に関す
る。
従来のこの種のブリッジドタップ等化器の構成例を第３
図に示す。第３図に示すこの回路は判定帰還形と呼ばれ
るブリッジドタップ等化器でチル。
図に示す。第３図に示すこの回路は判定帰還形と呼ばれ
るブリッジドタップ等化器でチル。
また、第４図はタップ数を２とした時の各部の波形を示
したものである。ここで第３図及び第一１ Ｉ７１を参
照して、従来のプリッソドタップ等化器Ｏ１５作を説明
する。
したものである。ここで第３図及び第一１ Ｉ７１を参
照して、従来のプリッソドタップ等化器Ｏ１５作を説明
する。
２人力アナログ加算器１０の第１０人力に主信号の１タ
イムスロツト後及び２タイムスロツト後にエコーをもつ
信号ｅｉが加わったとする。これらのエコーは２人力ア
ナログ加算器１０で、後述するエコーキャンセル信号ｅ
ａにより打ち消され、２人力アナログ加算器１０の出力
から等化出力ｅｏを得ル。コンパレータ１１〜１５はこ
の等化出力ｅ。
イムスロツト後及び２タイムスロツト後にエコーをもつ
信号ｅｉが加わったとする。これらのエコーは２人力ア
ナログ加算器１０で、後述するエコーキャンセル信号ｅ
ａにより打ち消され、２人力アナログ加算器１０の出力
から等化出力ｅｏを得ル。コンパレータ１１〜１５はこ
の等化出力ｅ。
をそれぞれ異なる基準電圧と比較しくコン・ぐレー別、
ゼロクロス判別及びピーク値判別を行う。
ゼロクロス判別及びピーク値判別を行う。
ディジタル制御回路１６はクロック（ＣＬＫ）で駆動さ
れ、タップ係数の蓄積及びキャンセル信号の出力制御の
機能を有し、コン／４’レータ１１〜１５の出力によシ
２等化波形が過等化であるか不足等化であるか、即ちエ
コーキャンセル波形が大きすぎるのか小さすぎるのかを
判定してｔ退勢化の場合は蓄積係数全減少させ、不足等
化の場合蓄積係数を増加させる。ディジタル制御回路１
６は上述の動作を主信号の１タイムスロツト後のエコー
及び２タイムスロツト後のエコーについて行い、２つの
係数を得、同時に主信号の１タイムスロツト後及び２タ
イムスロツト後に蓄積したそれぞれの係数ｅＱｔ〜Ｑ６
に出力する。デジタル制御回路１６の出力Ｐはエコーキ
ャンセル信号の極性を決定する信号でちり＋Ｑｔ〜Ｑ６
と同時に出力される。
れ、タップ係数の蓄積及びキャンセル信号の出力制御の
機能を有し、コン／４’レータ１１〜１５の出力によシ
２等化波形が過等化であるか不足等化であるか、即ちエ
コーキャンセル波形が大きすぎるのか小さすぎるのかを
判定してｔ退勢化の場合は蓄積係数全減少させ、不足等
化の場合蓄積係数を増加させる。ディジタル制御回路１
６は上述の動作を主信号の１タイムスロツト後のエコー
及び２タイムスロツト後のエコーについて行い、２つの
係数を得、同時に主信号の１タイムスロツト後及び２タ
イムスロツト後に蓄積したそれぞれの係数ｅＱｔ〜Ｑ６
に出力する。デジタル制御回路１６の出力Ｐはエコーキ
ャンセル信号の極性を決定する信号でちり＋Ｑｔ〜Ｑ６
と同時に出力される。
Ｄ／Ａ変換器１７はデジタル制御回路１６の出力Ｑ１〜
Ｑ６及びＰ’ｉＤ／Ａ変換し、矩形波出力ｅｄを得る。
Ｑ６及びＰ’ｉＤ／Ａ変換し、矩形波出力ｅｄを得る。
このＤ／Ａ変換器１７の出力は抵抗Ｒと容量Ｃで構成さ
れる１次のローパスフィルタで三角波に整形され、その
結果；エコーキャンセル信号ｅａが得られる。このエコ
ーキャンセル信号は２人力アナログ加算器１０に帰還さ
れ、入力信号ｅｉのエコーをキャンセルスル。
れる１次のローパスフィルタで三角波に整形され、その
結果；エコーキャンセル信号ｅａが得られる。このエコ
ーキャンセル信号は２人力アナログ加算器１０に帰還さ
れ、入力信号ｅｉのエコーをキャンセルスル。
ところで上述した従来のブリッジドタップ等化器をＬＳ
Ｉで実現しようとする場合、１次のローｉ４スフィルタ
全構成する抵抗と容量が大きな面積を特徴とする特に６
４ｋＢＰＳ以下の低ビツトレートにおいては実現不可能
な大きさになるという問題点がある。
Ｉで実現しようとする場合、１次のローｉ４スフィルタ
全構成する抵抗と容量が大きな面積を特徴とする特に６
４ｋＢＰＳ以下の低ビツトレートにおいては実現不可能
な大きさになるという問題点がある。
本発明の目的はＬＳＩ化が可能で、低ビツトレートにお
けるエコーキャンセル信号も発生可能なブリッジドタッ
プ等化器を提供するものである。
けるエコーキャンセル信号も発生可能なブリッジドタッ
プ等化器を提供するものである。
本発明はブリッジドタップを有する通信路で伝送された
受信信号全第１の入力とする２入力アナログ加算器と、
該２入力アナログ加算器の出力を入力とするスムージン
グフィルタと、該スムージングフィルタの出力が第１の
入力端に共通に入力され、第２の入力端にそれぞれ異な
る基準電圧が゛入力される複数のコンパレータと、該複
数のコンパレータ出力に基づいて係数信号及び制御信号
を出力するディジタル制御回路と、２進重み付けされた
複数の容量がそれぞれ直列に連結された複数の第１のア
ナログスイッチ、及び正及び負の基準電圧がそれぞれ入
力される２個の第２のアナログスイッチを備えたスイッ
チトキャパシタローｄ’スフィルタとを有し、前記第１
のアナログスイッチが前記係数信号によシ制御され、前
記第２のアナログスイッチが前記制御信号によシ制御さ
れて。
受信信号全第１の入力とする２入力アナログ加算器と、
該２入力アナログ加算器の出力を入力とするスムージン
グフィルタと、該スムージングフィルタの出力が第１の
入力端に共通に入力され、第２の入力端にそれぞれ異な
る基準電圧が゛入力される複数のコンパレータと、該複
数のコンパレータ出力に基づいて係数信号及び制御信号
を出力するディジタル制御回路と、２進重み付けされた
複数の容量がそれぞれ直列に連結された複数の第１のア
ナログスイッチ、及び正及び負の基準電圧がそれぞれ入
力される２個の第２のアナログスイッチを備えたスイッ
チトキャパシタローｄ’スフィルタとを有し、前記第１
のアナログスイッチが前記係数信号によシ制御され、前
記第２のアナログスイッチが前記制御信号によシ制御さ
れて。
前記スイッチトキャパシタローパスフィルタ出力を前記
２入力アナログ加算器の第２の入力に帰環して、前記ス
ムージングフィルタ出力から等化波形に得るようにした
ことを特徴とするブリッジドタップ等化器である。
２入力アナログ加算器の第２の入力に帰環して、前記ス
ムージングフィルタ出力から等化波形に得るようにした
ことを特徴とするブリッジドタップ等化器である。
第１図は本発明によるブリッジドタップ等化器の一実施
例であり、従来例と同様の判定帰還形のブリッジドタッ
プ等化器を示したものである。
例であり、従来例と同様の判定帰還形のブリッジドタッ
プ等化器を示したものである。
第１図を参照して、１は２入力スイソチトキャパシタ加
算器、２はスムージングフィルタ、３〜７はコンパレー
タ、８はディジタル制御回路、９は演算増幅器、Ｓ！〜
Ｓ１２はアナログスイッチ。
算器、２はスムージングフィルタ、３〜７はコンパレー
タ、８はディジタル制御回路、９は演算増幅器、Ｓ！〜
Ｓ１２はアナログスイッチ。
Ｃｕは単位容量Ｉ Ｃ，は積分容量、 ＣＬＫはデー
タレートのクロック、φはスイッチトキャパシタフィル
タ（ＳＣＦ）用のクロックを示し、φの周波数ばＣＬＫ
の周波数よシ十分高いものとする。
タレートのクロック、φはスイッチトキャパシタフィル
タ（ＳＣＦ）用のクロックを示し、φの周波数ばＣＬＫ
の周波数よシ十分高いものとする。
第２図にはタップ数を２とした場合の各部の波形を示す
。第２図において、 ＣＬＫはデータレートのクロック
、ｅｉはエコー波を有する入力波形。
。第２図において、 ＣＬＫはデータレートのクロック
、ｅｉはエコー波を有する入力波形。
ＰＩ、Ｐ２及びＱ１〜Ｑ６けデジタル制御回路出力ｔ
ｅａはエコーキャンセル信号、ｅ８は加算器出力。
ｅａはエコーキャンセル信号、ｅ８は加算器出力。
ｅｏは等化波形を示す。
第１図及び第２図を参照して、２入力スイッチトキヤ・
やシタ加算器１の第１の入力に主信号の１タイムスロツ
ト後及び２タイムスロツト後にエコーをもつ信号ｅｉが
加わったとすると、これらのエコーは加算器１で後述す
るエコーキャンセル信号ｅａにより打ち消され、加算器
１の出力から、出力信号ｅｓ ｋ得る。そしてこの出力
信号ｅ８はスムージングフィルタ２でスムー・ソングさ
れて１等化出力ｅ。となる。
やシタ加算器１の第１の入力に主信号の１タイムスロツ
ト後及び２タイムスロツト後にエコーをもつ信号ｅｉが
加わったとすると、これらのエコーは加算器１で後述す
るエコーキャンセル信号ｅａにより打ち消され、加算器
１の出力から、出力信号ｅｓ ｋ得る。そしてこの出力
信号ｅ８はスムージングフィルタ２でスムー・ソングさ
れて１等化出力ｅ。となる。
コンノぐし〜り３〜７にはスムージングフィルタ２から
の出力信号ｅ。が入力され、コンミ４レータ３は信号ｅ
。の正側ピークレベル（＋ ｖ、 ｅｌ ）の判別を。
の出力信号ｅ。が入力され、コンミ４レータ３は信号ｅ
。の正側ピークレベル（＋ ｖ、 ｅｌ ）の判別を。
コンパレータ４は信号ｅ。の正データ、即チ「１」の判
定を、コン・ぞレータ５は信号ｅ。の極性判別を。
定を、コン・ぞレータ５は信号ｅ。の極性判別を。
コンパレータ６は信号ｅ。の負データ、即チｒ−ＩＪの
判別を、コン・ぞレータ７は負側ピークレベル”ｒｅｆ
）の判別を行う。コンノぐレータ３〜７の出力は第２図
に示すクロック（ＣＬＫ ）で駆動されるディジタル制
御回路８に入力される。
判別を、コン・ぞレータ７は負側ピークレベル”ｒｅｆ
）の判別を行う。コンノぐレータ３〜７の出力は第２図
に示すクロック（ＣＬＫ ）で駆動されるディジタル制
御回路８に入力される。
このディジタル制御回路８はタップ係数の蓄積及びキャ
ンセル信号の出力制御の機能２有し２コンパレータ３〜
７の出力により１等化波形出力（ｅｏ）が過等化である
か、不足等化であるか、即ち、エコーキャンセル波形が
大きすぎるのが小さすぎるのかを判定して、過等化の場
合は、係数全減少させ、不足等化の場合係数を増加させ
る。上述の制御動作を主信号の１タイムスロツト後のエ
コー及び２タイムスロツト後のエコーについて行い、２
つの係数即ち１タイムスロツト後のエコーに対応する係
数と２タイムスロット後ノエ−ｒ −Ｋ対応する係数と
を得る。同時に、ディジタル制御回路８は主信号の１タ
イムスロツト後及び２タイムスロツト後に蓄積したそれ
ぞれの係数をＱｒ〜Ｑ６へ出力する（係数信号）。一方
、ディジタル制御回路８はエコーキャンセル信号の極性
全決定する信号Ｐ１１Ｐ２（制御信号）を出力する。
ンセル信号の出力制御の機能２有し２コンパレータ３〜
７の出力により１等化波形出力（ｅｏ）が過等化である
か、不足等化であるか、即ち、エコーキャンセル波形が
大きすぎるのが小さすぎるのかを判定して、過等化の場
合は、係数全減少させ、不足等化の場合係数を増加させ
る。上述の制御動作を主信号の１タイムスロツト後のエ
コー及び２タイムスロツト後のエコーについて行い、２
つの係数即ち１タイムスロツト後のエコーに対応する係
数と２タイムスロット後ノエ−ｒ −Ｋ対応する係数と
を得る。同時に、ディジタル制御回路８は主信号の１タ
イムスロツト後及び２タイムスロツト後に蓄積したそれ
ぞれの係数をＱｒ〜Ｑ６へ出力する（係数信号）。一方
、ディジタル制御回路８はエコーキャンセル信号の極性
全決定する信号Ｐ１１Ｐ２（制御信号）を出力する。
図示のようにアナログスイッチ８１〜Ｓ１□。
複数個の容量及び演算増幅器９で構成されたスイッチト
キャパシクローバスフィルタ（以下単ニＳＣＦという。
キャパシクローバスフィルタ（以下単ニＳＣＦという。
）はデジタル制御回路８の出力Ｑ１〜Ｑ６により制御さ
れる。このＳＣＦはダイン可変形であシ、エコ〜キャン
セル信号を発生する機能を有する。またこのＳＣＦは前
述した従来のブリッジドタップ等化器に用いられている
Ｄ／Ａ変換器とローハスフィルタ部分に相当する。デジ
タル制御回路８からの出力Ｐ１及びＰ２により制御され
るアナログスイッチＳ、及びＳ２によって接続される基
準電圧＋Ｖ 及び−”ｒｅｆがケ嘗ン可変形のｒｅ（ ＳＣＦの入力となる。
れる。このＳＣＦはダイン可変形であシ、エコ〜キャン
セル信号を発生する機能を有する。またこのＳＣＦは前
述した従来のブリッジドタップ等化器に用いられている
Ｄ／Ａ変換器とローハスフィルタ部分に相当する。デジ
タル制御回路８からの出力Ｐ１及びＰ２により制御され
るアナログスイッチＳ、及びＳ２によって接続される基
準電圧＋Ｖ 及び−”ｒｅｆがケ嘗ン可変形のｒｅ（ ＳＣＦの入力となる。
各アナログスイッチＳ、及びｓ２はそれぞれに加わる信
号が高レベルの時パオン”し、低レベルの時”オフ”す
る。今、第２図に示すようなタイミングでＰｌ及びＰ２
がアナログスイッチＳ１及びＳ２に加わったとすると、
前述のケ８イン可変形のＳＣＦの入力には、振幅が＋■
ｒｅｆあるいは−ｖｒｅｆで幅がＰ１ｙＰ２のｉ４ルス
幅に等しい矩形波が加わり、その結果ＳＣＦの出力には
第２図ｅａに示すような波形が現われる。この時、出力
ｅａの振幅はデジタル制御回路８の出力Ｑ１〜Ｑ６によ
り制御され、各タップ係数に比例した値となる。このエ
コーキャンセル信号は加算器ｌで入力信号に加算された
後、信号ｅ３はスムージングフィルタ２を介して等化波
形ｅ。２得る。
号が高レベルの時パオン”し、低レベルの時”オフ”す
る。今、第２図に示すようなタイミングでＰｌ及びＰ２
がアナログスイッチＳ１及びＳ２に加わったとすると、
前述のケ８イン可変形のＳＣＦの入力には、振幅が＋■
ｒｅｆあるいは−ｖｒｅｆで幅がＰ１ｙＰ２のｉ４ルス
幅に等しい矩形波が加わり、その結果ＳＣＦの出力には
第２図ｅａに示すような波形が現われる。この時、出力
ｅａの振幅はデジタル制御回路８の出力Ｑ１〜Ｑ６によ
り制御され、各タップ係数に比例した値となる。このエ
コーキャンセル信号は加算器ｌで入力信号に加算された
後、信号ｅ３はスムージングフィルタ２を介して等化波
形ｅ。２得る。
なお、スムージングフィルタ２は加算器及びエコーキャ
ンセル信号発生部がスイッチキャ・ぐシタ回路で構成さ
れているために必要となる。
ンセル信号発生部がスイッチキャ・ぐシタ回路で構成さ
れているために必要となる。
以上説明したように本発明によるブリッジドタップ等什
器によれば、エコーキャンセル信号発生部全ケ゛イン可
変形スイッチトキャパシタローパスフィルタで構成する
ことにより、低いカットオフ特性２持つローパスフィル
タを外付は部品なしでＬＳＩ上に実現でき、しかもダイ
ンを切替えることにより、エコーキャンセル信号の振幅
を可変できるので従来必要であったＤ ／ Ａ変換器も
不要となる。
器によれば、エコーキャンセル信号発生部全ケ゛イン可
変形スイッチトキャパシタローパスフィルタで構成する
ことにより、低いカットオフ特性２持つローパスフィル
タを外付は部品なしでＬＳＩ上に実現でき、しかもダイ
ンを切替えることにより、エコーキャンセル信号の振幅
を可変できるので従来必要であったＤ ／ Ａ変換器も
不要となる。
従って本発明によるブリッジドタップ等化器はＬＳＩ化
に適し、少ない占有面積でＬＳＩ化を実現できるという
効果がある。
に適し、少ない占有面積でＬＳＩ化を実現できるという
効果がある。
第１図は本発明によるブリッジドタップ等化器の一実施
例２示すブロック図、第２図は第１図の各部の波形を示
す図、第３図は従来のブリッジドタップ等什器のブロッ
ク図、第４図は第３図の各部の波形を示す図である。 １：２入力スインチトキャノやシタ加算器、２：スムー
ジングフィルタ、３〜７：コンノぐレータ。 ８：デジタル制御回路、９：演算増幅器＋８１〜Ｓ１２
： アナログスイッチ、 Ｃ，：単位容量、Ｃｓ：積
分容量、 ＣＬＫ ：クロック、φ： ＳＣＦのクロッ
ク、１０：２入力アナログ加算器、１１〜１５：コンノ
クレータ、１６：デジタル制御回路、１７：Ｄ／Ａ変換
器、Ｒ：抵抗、Ｃ：容量。 第１図 φ：ＳＣＦ用クロッジ クロツ クｌ−０６ 第３図
例２示すブロック図、第２図は第１図の各部の波形を示
す図、第３図は従来のブリッジドタップ等什器のブロッ
ク図、第４図は第３図の各部の波形を示す図である。 １：２入力スインチトキャノやシタ加算器、２：スムー
ジングフィルタ、３〜７：コンノぐレータ。 ８：デジタル制御回路、９：演算増幅器＋８１〜Ｓ１２
： アナログスイッチ、 Ｃ，：単位容量、Ｃｓ：積
分容量、 ＣＬＫ ：クロック、φ： ＳＣＦのクロッ
ク、１０：２入力アナログ加算器、１１〜１５：コンノ
クレータ、１６：デジタル制御回路、１７：Ｄ／Ａ変換
器、Ｒ：抵抗、Ｃ：容量。 第１図 φ：ＳＣＦ用クロッジ クロツ クｌ−０６ 第３図
Claims (1)
- １、ブリッジドタップを有する通信路で伝送された受信
信号を第１の入力とする２入力アナログ加算器と、該２
入力アナログ加算器の出力を入力とするスムージングフ
ィルタと、該スムージングフィルタの出力が第１の入力
端に共通に入力され、第２の入力端にそれぞれ異なる基
準電圧が入力される複数のコンパレータと、該複数のコ
ンパレータ出力に基づいて係数信号及び制御信号を出力
するディジタル制御回路と、２進重み付けされた複数の
容量がそれぞれ直列に連結された複数の第１のアナログ
スイッチ、及び正及び負の基準電圧がそれぞれ入力され
る２個の第２のアナログスイッチを備えたスイッチトキ
ャパシタローパスフィルタとを有し、前記第１のアナロ
グスイッチが前記係数信号により制御され、前記第２の
アナログスイッチが前記制御信号により制御されて、前
記スイッチトキャパシタローパスフィルタ出力を前記２
入力アナログ加算器の第２の入力に帰環して、前記スム
ージングフィルタ出力から等化波形を得るようにしたこ
とを特徴とするブリッジドタップ等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425885A JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425885A JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235722A true JPS6235722A (ja) | 1987-02-16 |
| JPH0531969B2 JPH0531969B2 (ja) | 1993-05-13 |
Family
ID=15975486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17425885A Granted JPS6235722A (ja) | 1985-08-09 | 1985-08-09 | ブリツジドタツプ等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996005650A1 (en) * | 1994-08-11 | 1996-02-22 | Hitachi, Ltd. | Motor driving system |
-
1985
- 1985-08-09 JP JP17425885A patent/JPS6235722A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996005650A1 (en) * | 1994-08-11 | 1996-02-22 | Hitachi, Ltd. | Motor driving system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531969B2 (ja) | 1993-05-13 |
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