JPH0531971A - 画像処理制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ページバッファメモリ等の画像処理制御装置
内の記憶手段の各アドレスに共通するデータの入力およ
びクリアのための時間を短くすること。 【構成】 メモリ素子を複数個有する記憶手段と各メモ
リ素子のいずれかを選択するメモリ素子選択手段と、各
メモリ素子の各アドレスに共通するデータを入力する場
合あるいは前記記憶手段に格納されたデータをすべて消
去する場合にメモリ素子選択手段を各メモリ素子の全ア
ドレス区間で同時に動作させる記憶手段動作制御手段と
を備える。記憶手段の各メモリ素子が同時に選択される
と、各メモリ素子に共通するアドレス部分に同時にアク
セスできるため、すべてのアドレスに順次アクセスする
場合に比べて記憶手段の動作時間を短くすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はページバッファメモリを
用いる画像処理装置に関し、特にページバッファメモリ
の動作方法に関する。

【０００２】

【従来の技術】従来コンピーュータまたはワードプロセ
ッサ等のデータ入力機器（以下ホストということがあ
る。）からの文字、グラフィック映像等の画像データを
記憶容量の大きいページバッファメモリに一旦記憶させ
ておき、随時この記憶データをプリンタ本体、ＣＲＴ等
のイメージ出力ターミナル（以下ＩＯＴということがあ
る。）へ転送することが行われている。

【０００３】

【発明が解決しようとする課題】ところで、従来のペー
ジバッファメモリへのホストからのデータの転送および
ページバッファメモリに記憶されているデータの消去は
各アドレス毎に順次行っている。

【０００４】しかし、記憶容量の大きいページバッファ
メモリへのデータの書き込みまたはページバッファメモ
リに書き込まれたデータの消去には長時間を要する。例
えば１Ｍバイトのページバッファメモリでは約６００ｍ
秒必要となる。そのため画像処理装置のトータルのデー
タ処理時間が長くなってしまう問題点があった。

【０００５】そこで、本発明の目的はページバッファメ
モリ等の画像処理制御装置内の記憶手段の各アドレスに
共通するデータの入力およびクリアのための時間を短く
することである。

【０００６】また、本発明は画像処理装置の処理時間の
短縮化を図ることを目的としている。

【０００７】

【課題を解決するための手段】本発明の上記目的は次の
構成により達成される。すなわち、データ入力機器から
の入力データを画像処理制御装置を介して画像処理装置
本体に出力する画像処理装置において、メモリ素子を複
数個有する記憶手段と各メモリ素子のいずれかを選択す
るメモリ素子選択手段と、各メモリ素子の各アドレスに
共通するデータを入力する場合あるいは前記記憶手段に
格納されたデータをすべて消去する場合にメモリ素子選
択手段を各メモリ素子の全アドレス区間で同時に動作さ
せる記憶手段動作制御手段とを有する画像処理制御装
置、である。

【０００８】

【作用】記憶手段の各メモリ素子が同時に選択される
と、各メモリ素子に共通するアドレス部分に同時にアク
セスできるため、すべてのアドレスに順次アクセスする
場合に比べて記憶手段の動作時間を短くすることができ
る。

【０００９】

【実施例】本発明の実施例を図面と共に説明する。本発
明に適用される画像処理装置の一例は図１に示すプリン
タである。図１に示すように、本実施例のプリンタはホ
ストコンピュータまたはワードプロセッサ（以下、デー
タ入力機器またはホストということがある。）２１から
プリンタ制御装置（以下ＥＳＳということがある。）２
０を介してプリンタ本体（以下ベースマシンということ
がある。）１のイメージ出力ターミナル（以下ＩＯＴと
いうことがある。）４に画像データを出力するものであ
る。

【００１０】上記プリンタは図１に示すようにデータ入
力機器２１からの印字入力またはイメージ入力された情
報信号がＩＯＴ４の蛍光表示管（図示せず。）に送ら
れ、その情報信号を蛍光表示管を用いて感光ドラム２上
に書き込み、一連の処理がなされた後に用紙に転写する
ものである。この蛍光表示管を用いるベースマシン１の
概略を図２を用いて説明する。

【００１１】べースマシン内１には感光ドラム２が配置
されている。 図において、感光体３は、感光ドラム２外
周面に層状に形成されている。この感光ドラム２は、矢
印方向に回転するよう図示しない駆動装置に連結されて
いる。感光ドラム２の外周には、チャージコロトロン
５、蛍光表示管内蔵書き込み装置６、集光レンズ７、現
像器９および転写コロトロン１０、クリーニング装置１
１が配置されている。

【００１２】この画像処理装置においては、感光ドラム
２が矢印方向に回転するにつれて、感光体３がチャージ
コロトロン５によって一様に帯電された後、書き込み装
置６による光の照射を受け静電潜像が形成される。集光
レンズ７は書き込み装置６を構成する多数の発光素子の
発する光を感光体３上に集光するために、多数の集束性
ロッドレンズを配列したものである。

【００１３】静電潜像が形成された感光体３は、その
後、現像器９で現像される。ここで感光体３上に形成さ
れたトナー像は、転写コロトロン１０により用紙上に転
写され、ヒートロール１８およびプレッシャロール１９
間で熱定着されて搬出される。一方、感光体３は、クリ
ーニング装置１１によりクリーニングされ再使用に供さ
れる。

【００１４】また、このプリンタをコピー機として用い
る場合には、帯電された感光ドラム２表面の感光体３が
露光箇所１３において露光される。ここで露光箇所１３
には、ベースマシン１の上面に配置されたプラテンガラ
ス１２上に載置された図示しない原稿の光像が入射され
るようになっている。このために、露光ランプ１５と、
これによって照明された原稿面の反射光を伝達する複数
のミラー１６および光学レンズ１７とが配置されてお
り、このうち所定のものは原稿の読み取りのためにスキ
ャンされるようになっている。

【００１５】本実施例のＥＳＳ２０の回路構成を図３に
示す。ＥＳＳ２０はＣＰＵ６８０００によって制御され
る。データ入力機器２１から入力された情報はセントロ
方式等のインタフェース２２を介してＥＳＳ２０中のメ
モリ２３のＲＡＭ２３Ａに一旦貯えられ、メモリ２３中
のＲＡＭ２３Ａより１Ｍバイドの容量を持つページバッ
ファメモリ２５のビットマップに展開される。ページバ
ッファメモリ２５の情報は、ビデオインタフェース２６
を介して、ＩＯＴ４にビデオデータ２７が送られる。ペ
ージバッファメモリ２５中のデータのプリントが完了し
たら、次のデータ入力機器２１からの入力データがメモ
リ２３のＲＡＭ２３Ａよりページバッファメモリ２５に
移される。またデータ入力機器２１からの入力情報に基
づき、ＥＳＳ２０はＲＳ２３２Ｃ等のインタフェース２
９を介して、ＩＯＴ４にプリント動作開始指令、使用す
べき出力トレイ、出力トレイのどのビンに搬出するかあ
るいは用紙サイズの選択等を指令し、またＩＯＴ４から
ＩＯＴ４の現在の作動態様がコピー状態であるかプリン
ト状態であるか、あるいはプリント用用紙出力トレイの
使用ビン数等の情報を受けとる。

【００１６】したがって、例えばＩＯＴ４がコピー状態
であればＥＳＳ２０はセントロ方式等のインタフェース
２２を介してデータ入力機器２１にプリンタ用の出力待
機信号を出力し、また、プリント可能状態であればメモ
リ２３のＲＡＭ２３Ａにデータ入力機器２１からデータ
が転送され、それをページバッファメモリ２５中のビッ
トマップに展開し、展開終了後、コマンド３０に従って
ページバッファメモリ２５中のデータがＩＯＴ４に転送
され、プリント動作がなされる。

【００１７】なお、メモリ２３のＲＯＭ２３ＢにはＥＳ
Ｓ２０作動用プログラムおよびプリンタ用フォント情報
が記憶されている。また、不揮発性メモリ（ＮＶＭ）２
３Ｃも接続されており、ＥＳＳ２０の電源がオフとなっ
た場合でも必要なデータを保存できるようになってい
る。

【００１８】ＥＳＳ２０にはＩＣカード挿入口（図示せ
ず）が設けられており、このＩＣカード挿入口にＩＣカ
ードをセットすると、ＩＣカード６２のＩＤ番号によ
り、ＩＣカード６２内のしかるべきＲＯＭ（図示せ
ず。）に記憶されている情報が読み出され、プリント作
業用情報としてＥＳＳ２０に出力される。

【００１９】ＥＳＳは以上の回路構成をもつので、デー
タ入力機器２１の操作パネルからの指令に基づきＩＯＴ
４の作動制御ができる。

【００２０】また、このＥＳＳ２０にも、このベースマ
シン１のコンソールパネル８に類似した操作パネル３９
が設けられている。すなわち、ＥＳＳ２０にもプリント
すべき枚数、倍率の設定用のキーなどの他にプリント濃
度設定用のキー等が配置されている。

【００２１】また、図示はしていないが、このベースマ
シン１はメインＣＰＵを中心としたシリアル通信を用い
た分散ＣＰＵアーキテクチャを採用している。すなわ
ち、メインＣＰＵのほかに、次のようなＣＰＵが用意さ
れており、通信ラインと接続されている。メインＣＰＵ
はこれらのＣＰＵを統括する役割もはたしている。

【００２２】すなわち、ソータ用ＣＰＵ、ベースマシン
１のコンソールパネル８（図１）に取り付けられた液晶
表示部に漢字で各種情報を表示したり、編集を行うため
の領域を表示するために使用される表示用ＣＰＵ、原稿
の座標指定等にＩＣカードを用いる場合に用いるカード
用ＣＰＵ、ベースマシン１とデータ入力機器２１とのイ
ンタフェースのためのスレーブＣＰＵ等が接続されてい
る。

【００２３】また、メインＣＰＵのＲＡＭ（図示せず）
は、データバックアップ用のバッテリに接続され、ベー
スマシン１の電源がオフになった場合でも必要なデータ
が保存できるようにＮＶＭ化されている。 また、メイ
ンＣＰＵのドライバ回路（図示せず。）には周知のＤ／
Ａ（ディジタル−アナログ）変換器やＰＷＭ（パルス幅
変換器）を具備しており、図示していない高圧電源供給
装置（ＨＶＰＳ）に接続され、図２に示す現像器９のデ
ベバイアスの設定や露光ランプ１５の発光量の設定チャ
ージコロトロン５等の電圧値の設定を行うようになって
いる。

【００２４】なお、このメインＣＰＵは図示していない
がトレイ制御部、ソータ、用紙サイズセンサ、温度セン
サ、光量センサおよびコンソールパネルの液晶表示部な
どの制御もしている。

【００２５】図３に示すプリンタ制御装置の主要部詳細
図を図４および図８に示す。図４および図８は図３には
図示を省略したページバッファ動作コントロール回路３
１、メモリ素子選択信号発生回路３２、アドレスバッフ
ァ３３およびデータバッファ３５がある。ページバッフ
ァ動作コントロール回路３１はＣＰＵ６８０００のコン
トロールで動作モードレジスタ（図示せず。）を介して
ページバッファメモリ２５中のデータのリード／ライト
の指示とメモリ素子選択信号発生回路３２の動作モード
を指定する。動作モードは、たとえば、ＣＰＵリード／
ライト動作モード、ＩＯＴ４への出力動作モード、ヘー
ジバッファメモリオールクリア動作モードである。

【００２６】メモリ素子選択信号発生回路３２は、動作
モードレジスタの指定に従って、メモリ素子の選択を行
う。各ページバッファメモリ２５のアドレス指定はＣＰ
Ｕ６８０００からのアドレス信号をアドレスバッファ３
３を介して行われる。

【００２７】本実施例において使用されるページバッフ
ァメモリ２５は１Ｍバイトのメモリ容量を持つ。１Ｍバ
イトの容量は図５（ａ）に示すように容量２５６Ｋビッ
ト、２５６Ｋ×１ビット構成のメモリを使用して構成す
る場合と、図５（ｂ）に示すように容量２５６Ｋビッ
ト、３２Ｋ×８ビット構成のメモリを使用して構成する
場合とがある。

【００２８】図５（ａ）に示す容量２５６ビット、２５
６Ｋ×１ビット構成のページバッファメモリ２５を用い
たＥＳＳ２０は図４のような主要部の回路を構成する。
容量２５６Ｋビット、２５６Ｋ×１ビットのメモリ素子
は図示のように２５６Ｋ×１ビットの各メモリ素子を８
個づつ並べて四列として１Ｍバイトのページバッファメ
モリを構成している。各メモリ素子列はメモリ素子選択
信号発生回路３２からのメモリ素子選択信号で動作コン
トロールがなされる。この選択信号は２本のアドレスバ
ッファ信号で構成される。そして、最上段列目のメモリ
素子８個はＣＳ₀信号で、第２列目、第３列目び最下段
列のメモリ素子８個はそれぞれＣＳ₁〜ＣＳ₃信号で動作
選択がされる。そして、各メモリ素子のアドレス指定は
アドレスバッファからの１８本のアドレス信号で行われ
る。このページバッファメモリ２５を用いた場合におけ
る通常のライト動作時のページバッファメモリ２５への
アクセス時の各メモリ素子へのアドレス信号とメモリ選
択信号のタイムチャートを図６に示す。すなわち、各ア
ドレス毎に最上段のメモリ素子群から順にアドレスが指
定されて、ライト信号の立ち上がり時にメモリの指定ア
ドレスにホスト２１からのデータが書き込まれる。

【００２９】この書き込まれたデータをオールクリアす
る場合に図６に示すタイミングでアドレスを指定しなが
ら順次クリア動作を行うには長時間必要である。データ
のクリア動作におけるメモリ２５へ書き込む内容はすべ
てのアドレスに共通している。また、アドレス指定もメ
モリ素子セレクトＣＳ₀〜ＣＳ₃のメモリ素子選択信号以
外の各メモリ素子列の下位１８桁はすべて共通してい
る。

【００３０】したがって、図７に示すようにメモリ素子
選択信号を各メモリ素子のアドレス指定信号と同じタイ
ミングで出力することにより図６に示す通常のページバ
ッファメモリ２５へのアクセス時の１／４の時間でクリ
ア動作を行うことができる。上記通常のライト動作等の
ページバッファメモリ２５へのアクセス時の所要時間が
６０８ｍ秒であるとクリア動作時間は１５２ｍ秒であ
る。

【００３１】次に図５（ｂ）に示した容量２５６Ｋビッ
ト、３２Ｋ×８ビット構成のページバッファメモリ２５
を用いる場合について説明する。

【００３２】図８に容量２５６Ｋビット、３２Ｋ×８ビ
ット構成のページバッファメモリ２５を用いた場合のＥ
ＳＳ２０の主要部回路構成を示す。

【００３３】この場合３２Ｋ×８ビットのメモリ素子が
３２個で構成されているので３２Ｋ×８ビットの各メモ
リ素子はメモリ素子選択信号発生回路３２からの３２個
の（ＣＳ₀〜ＣＳ₃₁）メモリ素子選択信号で動作がコン
トロールされる。このメモリ素子選択信号は４本のアド
レスバッファ信号で構成される。そして、各メモリ素子
内のアドレスは１６本のアドレスバッファ信号で指定さ
れる。このページバッファメモリ２５を用いた場合にお
ける通常のライト動作時のタイムチャートは図９に示す
通りである。このとき、メモリ選択素子の選択信号は３
２個順次出力されることになる。したがってクリア動作
時には図１０に示すように、ページバッファメモリ２５
の各アドレス信号と同じタイミングでメモリ素子選択信
号を出力すると通常のページバッファメモリ２５へのア
クセス時の１／３２の時間ですむ。通常のライト動作時
間が６０８ｍ秒であれば、クリア動作は１９ｍ秒で終わ
る。すなわち、プリント用紙１枚当たり約０.６秒の時
間が節約できる。

【００３４】上記実施例においてはページバッファメモ
リ２５に記憶されたデータのクリア動作について説明し
たが、本発明は上記クリア動作に限らず、ページバッフ
ァメモリ２５を構成する複数のメモリ素子間に亘って共
通するデータを書き込む場合に適用することができる。
たとえば、ＥＳＳ２０の動作開始に当たって行うメモリ
の動作が正常になされているか否かをチェックするため
に行うリード／ライトチェックおよびトレードマーク等
の書き込み時に適用することができる。なお、トレード
マーク等の書き込みはＣＰＵ６８０００を介さずにペー
ジバッファメモリ２５にアクセスできるＤＭＡ（ダイレ
クトメモリアクセス）を用いるとデータの転送を高速で
行うことができる。また、本発明のプリンタのみならず
ＣＲＴ等の広範囲ページバッファメモリを用いる画像処
理装置に適用しうる。

【００３５】

【発明の効果】本発明により大容量のページバッファメ
モリ等の記憶手段に書き込まれたデータのクリア動作時
間、リードライトチェック時間、トレードマーク等の書
き込み時間等を大幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の画像処理制御装置の一実施例の概略図
である。

【図２】本発明の実施例の画像処理制御装置本体の概略
図である。

【図３】本発明の実施例の画像処理制御装置の回路構成
図である。

【図４】本発明の実施例の画像処理制御装置の主要部詳
細図である。

【図５】本発明の実施例のページバッファメモリの構成
図である。

【図６】通常のページバッファメモリへのアクセス時の
メモリ素子へのアドレス信号とメモリ素子選択信号のタ
イムチャートである。

【図７】本発明の実施例のページバッファメモリへのア
クセス時のメモリ素子へのアドレス信号とメモリ素子選
択信号のタイムチャートである。

【図８】本発明の実施例の画像処理制御装置の主要部詳
細図である。

【図９】通常のページバッファメモリへのアクセス時の
メモリ素子へのアドレス信号とメモリ素子選択信号のタ
イムチャートである。

【図１０】本発明の実施例のページバッファメモリへの
アクセス時のメモリ素子へのアドレス信号とメモリ素子
選択信号のタイムチャートである。

【符号の説明】

１ ベースマシン ４ ＩＯＴ ２０ ＥＳＳ ２１ ホスト ２５ ページバッファメモリ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 データ入力機器からの入力データを画像
   処理制御装置を介して画像処理装置本体に出力する画像
   処理装置において、 メモリ素子を複数個有する記憶手段と、 各メモリ素子のいずれかを選択するメモリ素子選択手段
   と、 各メモリ素子の各アドレスに共通するデータを入力する
   場合あるいは前記記憶手段に格納されたデータをすべて
   消去する場合にメモリ素子選択手段を各メモリ素子の全
   アドレス区間で同時に動作させる記憶手段動作制御手段
   と、を有することを特徴とする画像処理制御装置。