JPH053202A - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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- JPH053202A JPH053202A JP3154330A JP15433091A JPH053202A JP H053202 A JPH053202 A JP H053202A JP 3154330 A JP3154330 A JP 3154330A JP 15433091 A JP15433091 A JP 15433091A JP H053202 A JPH053202 A JP H053202A
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Abstract
(57)【要約】
【目的】本発明は、バイポ−ラトランジスタに関し、ベ
ースの押出し効果を抑制しつつ、接合容量を減少させる
ことができるバイポ−ラトランジスタ提供することを目
的とする。
【構成】コレクタ領域１４と、コレクタ領域１４表面に
形成されたベース領域１８と、ベース領域１８表面に形
成されたエミッタ領域２０と、ベース領域１８との界面
近傍のコレクタ領域１４内に形成された高濃度不純物領
域３４とを有する半導体装置において、高濃度不純物領
域３４をエミッタ領域２０の端部下方にのみ設けらるよ
うに構成する。
(57) [Summary] [Object] The present invention relates to a bipolar transistor, and an object thereof is to provide a bipolar transistor capable of reducing the junction capacitance while suppressing the extrusion effect of the base. A collector region 14, a base region 18 formed on the surface of the collector region 14, an emitter region 20 formed on the surface of the base region 18, and a collector region 14 formed near the interface between the base region 18 and the collector region 14. In the semiconductor device having the high-concentration impurity region 34, the high-concentration impurity region 34 is provided only below the end portion of the emitter region 20.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特にバイポ−ラトランジスタ及びその製造方法に
関する。近年の半導体装置の微細化及び高集積化に伴な
い、個々のデバイスであるトランジスタの接合容量や抵
抗を低減させて素子特性を向上させる必要がある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method, and more particularly to a bipolar transistor and its manufacturing method. With the recent miniaturization and high integration of semiconductor devices, it is necessary to reduce the junction capacitance and resistance of transistors, which are individual devices, to improve element characteristics.
【０００２】[0002]
【従来の技術】従来のバイポ−ラトランジスタの構造を
図６に示す。半導体基板１０上に高濃度埋込み層１２が
形成され、この高濃度埋込み層１２上にはエピタキシャ
ル層１４が形成されている。エピタキシャル層１４表面
はフィールド酸化膜１６により素子領域が画定されてい
る。素子領域の中央にはベース領域１８が形成され、こ
のベース領域１８中にエミッタ領域２０が形成されてい
る。ベース領域１８にコンタクトするようにポリシリコ
ンからなるベース電極層２２が形成されている。このベ
ース電極層２２上には絶縁層２４及びサイドウオール２
６を介して、エミッタ領域２０にコンタクトするエミッ
タ電極２８が形成されている。2. Description of the Related Art The structure of a conventional bipolar transistor is shown in FIG. A high concentration buried layer 12 is formed on the semiconductor substrate 10, and an epitaxial layer 14 is formed on the high concentration buried layer 12. A field oxide film 16 defines an element region on the surface of the epitaxial layer 14. A base region 18 is formed in the center of the element region, and an emitter region 20 is formed in this base region 18. A base electrode layer 22 made of polysilicon is formed so as to contact the base region 18. The insulating layer 24 and the sidewalls 2 are formed on the base electrode layer 22.
An emitter electrode 28 is formed in contact with the emitter region 20 via 6.
【０００３】このような構造のバイポーラトランジスタ
では、電流密度が大きくなると、ベース領域１８下の不
純物濃度が低いとキャリアがエピタキシャル層１４に押
出されて実質的にベース領域１８が拡がってしまう。こ
のようなベースの押出し効果を抑制するために、ベース
領域１８下のエピタキシャル層１４中に高濃度不純物領
域３０が形成されている。In the bipolar transistor having such a structure, when the current density increases, carriers are extruded into the epitaxial layer 14 and the base region 18 is substantially expanded if the impurity concentration under the base region 18 is low. In order to suppress such a push-out effect of the base, a high-concentration impurity region 30 is formed in the epitaxial layer 14 below the base region 18.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ベース
領域１８下のエピタキシャル層１４中に高濃度不純物領
域３０を設けると、ベース領域１８とコレクタ領域であ
るエピタキシャル層１４との接合容量が大きくなってし
まう。ベース領域１８とコレクタ領域であるエピタキシ
ャル層１４との接合容量を減少させるために、高濃度不
純物領域３０の面積を小さくすると、高濃度不純物領域
３０の端部においてクラウディングが生じて、ベース領
域が広がってしまい、ベースの押し出し効果を十分に抑
制することができず、デバイス特性が劣化するという問
題があった。However, when the high-concentration impurity region 30 is provided in the epitaxial layer 14 below the base region 18, the junction capacitance between the base region 18 and the epitaxial layer 14 which is the collector region becomes large. . When the area of the high concentration impurity region 30 is reduced in order to reduce the junction capacitance between the base region 18 and the epitaxial layer 14 which is the collector region, crowding occurs at the end of the high concentration impurity region 30 and the base region is There is a problem in that the effect of pushing out the base cannot be sufficiently suppressed and the device characteristics are deteriorated.
【０００５】本発明の目的は、ベースの押出し効果を抑
制しつつ、接合容量を減少させることができる半導体装
置及びその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device capable of reducing the junction capacitance while suppressing the extrusion effect of the base, and a manufacturing method thereof.
【０００６】[0006]
【課題を解決するための手段】上記目的は、コレクタ領
域と、前記コレクタ領域表面に形成されたベース領域
と、前記ベース領域表面に形成されたエミッタ領域と、
前記ベース領域との界面近傍の前記コレクタ領域内に形
成された高濃度不純物領域とを有する半導体装置におい
て、前記高濃度不純物領域は、前記エミッタ領域の端部
下方にのみ設けられていることを特徴とする半導体装置
によって達成される。The above object is to provide a collector region, a base region formed on the surface of the collector region, and an emitter region formed on the surface of the base region.
In a semiconductor device having a high concentration impurity region formed in the collector region near an interface with the base region, the high concentration impurity region is provided only below an end portion of the emitter region. Is achieved by a semiconductor device.
【０００７】上記目的は、コレクタ領域表面にベース窓
が開口されたベース電極層を形成する工程と、前記ベー
ス電極層をマスクとして前記ベース窓を介して斜め上方
から前記コレクタ領域中に不純物イオンを注入し、前記
コレクタ領域中の前記ベース窓端部下方にのみ高濃度不
純物領域を形成する工程と、前記ベース電極層をマスク
として前記ベース窓を介してほぼ垂直上方から不純物イ
オンを注入し、前記コレクタ領域表面にベース領域を形
成する工程と、前記ベース領域表面にエミッタ領域を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成される。The above-mentioned object is to form a base electrode layer having a base window opened on the surface of the collector region, and to use the base electrode layer as a mask to introduce impurity ions into the collector region obliquely from above through the base window. Implanting, and forming a high concentration impurity region only under the end of the base window in the collector region; and implanting impurity ions from substantially vertically above the base window using the base electrode layer as a mask, This is achieved by a method of manufacturing a semiconductor device, which comprises the steps of forming a base region on the surface of the collector region and forming an emitter region on the surface of the base region.
【０００８】[0008]
【作用】本発明による半導体装置では、高濃度不純物領
域をエミッタ領域下方全面ではなく、エミッタ領域の端
部下方にのみ設けるようにしたので、ベースの押出し効
果を十分に抑制しつつ、高濃度不純物領域全体の面積を
減少させることによりコレクタ領域とベース領域間の接
合容量を減少させることができる。In the semiconductor device according to the present invention, the high-concentration impurity region is provided not below the entire surface below the emitter region but only below the end portion of the emitter region. The junction capacitance between the collector region and the base region can be reduced by reducing the area of the entire region.
【０００９】また、本発明による半導体装置の製造方法
では、ベース窓を有するベース電極層をマスクとして斜
め方向からコレクタ領域中に不純物イオンを注入するこ
とにより、コレクタ領域中のベース窓端部下方のみに高
濃度不純物領域を簡単に形成することができる。In the method of manufacturing a semiconductor device according to the present invention, impurity ions are obliquely implanted into the collector region using the base electrode layer having the base window as a mask, so that only the lower end of the base window in the collector region is implanted. Further, the high concentration impurity region can be easily formed.
【００１０】[0010]
【実施例】本発明の一実施例によるバイポーラトランジ
スタの構造を図１に示す。半導体基板１０上にコレクタ
電流を取り出すための高濃度埋込み層１２が形成され、
高濃度埋込み層１２上にエピタキシャル層１４が形成さ
れている。エピタキシャル層１４表面はフィールド酸化
膜１６により素子領域が画定されている。素子領域の中
央にはベース領域１８が形成され、このベース領域１８
中にエミッタ領域２０が形成されている。ベース領域１
８にコンタクトするベース電極層２２が形成されてい
る。このベース電極層２２上には絶縁層２４及びサイド
ウオール２６を介して、エミッタ領域２０にコンタクト
するエミッタ電極２８が形成されている。1 shows the structure of a bipolar transistor according to an embodiment of the present invention. A high-concentration buried layer 12 for extracting a collector current is formed on the semiconductor substrate 10,
An epitaxial layer 14 is formed on the high-concentration buried layer 12. A field oxide film 16 defines an element region on the surface of the epitaxial layer 14. A base region 18 is formed in the center of the element region.
An emitter region 20 is formed inside. Base area 1
8 is formed on the base electrode layer 22. An emitter electrode 28 that contacts the emitter region 20 is formed on the base electrode layer 22 via an insulating layer 24 and a sidewall 26.
【００１１】本実施例によるバイポーラトランジスタ
は、ベースの押出し効果を抑制するための高濃度不純物
領域３０を、エミッタ領域２０下方の全面ではなく、エ
ミッタ領域２０の端部下方にのみ設けている点に特徴が
ある。すなわち、本実施例では高濃度不純物領域３０
を、ベースの押し出し効果の抑制には影響がない中央部
分には設けないようにすることにより全体の面積を減少
させてベース領域１８とエピタキシャル層１４間の接合
容量を小さくしている。しかも、ベースの押し出し効果
が起こりやすいエミッタ領域２０の端部下方には高濃度
不純物領域３０を設けているので、ベースの押し出し効
果を十分抑制することができる。In the bipolar transistor according to this embodiment, the high-concentration impurity region 30 for suppressing the push-out effect of the base is provided not below the entire surface below the emitter region 20 but only below the end of the emitter region 20. There are features. That is, in this embodiment, the high concentration impurity region 30 is used.
Is not provided in the central portion that does not affect the suppression of the push-out effect of the base, thereby reducing the overall area and reducing the junction capacitance between the base region 18 and the epitaxial layer 14. Moreover, since the high-concentration impurity region 30 is provided below the end of the emitter region 20 where the base pushing out effect is likely to occur, the base pushing out effect can be sufficiently suppressed.
【００１２】本発明の一実施例によるバイポーラトラン
ジスタの製造方法を図２及び図３を用いて説明する。先
ず、半導体基板１０上に高濃度埋込み層１２を形成し、
高濃度埋込み層１２上にエピタキシャル層１４を形成す
る（図２（ａ））。エピタキシャル層１４の素子分離領
域にＬＯＣＯＳ法によりフィールド酸化膜１６を形成し
て素子領域を画定する。全面に多結晶シリコンからなる
ベース電極層２２を形成する（図２（ａ））。ベース電
極層２２の素子領域中央には、ベース領域を形成するた
めのベース窓３２を開口する（図２（ａ））。A method of manufacturing a bipolar transistor according to an embodiment of the present invention will be described with reference to FIGS. First, the high-concentration buried layer 12 is formed on the semiconductor substrate 10,
The epitaxial layer 14 is formed on the high-concentration buried layer 12 (FIG. 2A). A field oxide film 16 is formed in the element isolation region of the epitaxial layer 14 by the LOCOS method to define the element region. A base electrode layer 22 made of polycrystalline silicon is formed on the entire surface (FIG. 2A). A base window 32 for forming a base region is opened in the center of the element region of the base electrode layer 22 (FIG. 2A).
【００１３】次に、ベース窓３２を有するベース電極層
２２をマスクとして、角度θの斜め方向から不純物をイ
オン注入する角度イオン注入により、ベース窓３２の端
部下方にのみ高濃度不純物領域３４を形成する（図２
（ｂ））。次に、ベース窓３２を有するベース電極層２
２をマスクとして、垂直上方から不純物をイオン注入し
てベース領域１８を形成する（図２（ｃ））。Next, by using the base electrode layer 22 having the base window 32 as a mask, high-concentration impurity regions 34 are formed only below the ends of the base window 32 by angle ion implantation in which impurities are ion-implanted from an oblique direction of the angle θ. Form (Fig. 2
(B)). Next, the base electrode layer 2 having the base window 32
Impurities are ion-implanted from above vertically using 2 as a mask to form a base region 18 (FIG. 2C).
【００１４】次に、全面に酸化シリコンを堆積したのち
異方性エッチングによりベース領域１８を露出させると
共に、ベース電極層２２上に絶縁層２４を形成し、ベー
ス窓２２側壁にサイドウオール２６を形成する（図３
（ａ））。次に、ベース領域１８にコンタクトするよう
に、多結晶シリコンからなるエミッタ電極２８を形成す
る（図３（ｂ））。続いて、イオン注入によりエミッタ
電極２８に不純物を添加した後、エミッタ電極２８から
ベース領域１８に不純物を拡散してエミッタ領域２０を
形成する（図３（ｂ））。Next, after depositing silicon oxide on the entire surface, the base region 18 is exposed by anisotropic etching, the insulating layer 24 is formed on the base electrode layer 22, and the side wall 26 is formed on the side wall of the base window 22. Yes (Fig. 3
(A)). Next, an emitter electrode 28 made of polycrystalline silicon is formed so as to contact the base region 18 (FIG. 3B). Subsequently, impurities are added to the emitter electrode 28 by ion implantation, and then the impurities are diffused from the emitter electrode 28 to the base region 18 to form an emitter region 20 (FIG. 3B).
【００１５】このような本実施例の製造方法によれば、
ベース窓を利用して不純物を角度イオン注入することに
より、エミッタ領域の端部下方にのみ高濃度不純物領域
を形成することができる。本発明によるバイポーラトラ
ンジスタの有効性を確認するために、図４及び図５に示
すバイポーラトランジスタの構造モデルを用いて数値解
析を行なった。この数値解析ではバイポーラトランジス
タの対称性を考慮して、図４及び図５に示すようなバイ
ポーラトランジスタの１／２構造をモデルとしている。According to the manufacturing method of this embodiment,
By performing the angle ion implantation of the impurities using the base window, the high-concentration impurity region can be formed only below the end portion of the emitter region. In order to confirm the effectiveness of the bipolar transistor according to the present invention, numerical analysis was performed using the structural model of the bipolar transistor shown in FIGS. 4 and 5. In this numerical analysis, the 1/2 structure of the bipolar transistor as shown in FIGS. 4 and 5 is used as a model in consideration of the symmetry of the bipolar transistor.
【００１６】図４は従来のバイポーラトランジスタの構
造モデルであり、図５は本発明のバイポーラトランジス
タの構造モデルである。コレクタ領域４０上にベース領
域４２が設けられ、ベース領域４２中にエミッタ領域４
４が設けられている。ベース領域４２との界面に接する
コレクタ領域４０中に高濃度不純物領域４６が設けられ
ている。図４に示す従来の構造モデルでは、コレクタ領
域４０の左端から０．４μｍ入った所まで高濃度不純物
領域４６が設けられている。図５に示す本発明のバイポ
ーラトランジスタの構造モデルでは、エミッタ領域４４
の端部下方に０．１μｍ幅の高濃度不純物領域４６が設
けられている。FIG. 4 is a structural model of a conventional bipolar transistor, and FIG. 5 is a structural model of the bipolar transistor of the present invention. A base region 42 is provided on the collector region 40, and the emitter region 4 is provided in the base region 42.
4 are provided. A high-concentration impurity region 46 is provided in the collector region 40 that is in contact with the interface with the base region 42. In the conventional structural model shown in FIG. 4, a high-concentration impurity region 46 is provided up to 0.4 μm from the left end of the collector region 40. In the structure model of the bipolar transistor of the present invention shown in FIG.
A high-concentration impurity region 46 having a width of 0.1 μm is provided below the end portion of.
【００１７】コレクタ領域４０下面の全面にコレクタ電
極４８が設けられ、エミッタ領域４４上にエミッタ電極
５０が設けられ、ベース領域４２上にベース電極５２が
設けられている。図４及び図５に示す構造モデルを用い
たデバイスシュミレ−タを用いて次のような解析結果が
得られた、図４に示す従来の構造モデルの遮断周波数ｆ
T が１４［ＧＨｚ］である（但し、コレクタ電流ＩC ＝
６．９Ｅ−５［Ａ］、ベース抵抗ＲB ＝１．１［ＫΩ］
のとき）のに対し、図５に示す本発明の構造モデルの遮
断周波数ｆT は１２［ＧＨｚ］であり（但し、コレクタ
電流ＩC ＝３．１Ｅ−５［Ａ］、ベース抵抗ＲB ＝１．
１［ＫΩ］のとき）、デバイス特性は従来と比べてほと
んど遜色なかった。A collector electrode 48 is provided on the entire lower surface of the collector region 40, an emitter electrode 50 is provided on the emitter region 44, and a base electrode 52 is provided on the base region 42. The following analysis results were obtained using the device simulator using the structural models shown in FIGS. 4 and 5, and the cutoff frequency f of the conventional structural model shown in FIG. 4 was obtained.
T is 14 [GHz] (however, collector current I C =
6.9E-5 [A], base resistance R B = 1.1 [KΩ]
In contrast, the cutoff frequency f T of the structural model of the present invention shown in FIG. 5 is 12 [GHz] (however, collector current I C = 3.1E−5 [A], base resistance R B =). 1.
1 [KΩ]), the device characteristics were almost comparable to those of the conventional device.
【００１８】一方、コレクタベース接合容量ＣCBは、図
４に示す従来の構造モデルでは、３．４Ｅ−１６［Ｆ］
である（但し、コレクタ電流ＩC＝８．９Ｅ−７［Ａ］
のとき）のに対し、図５に示す本発明の構造モデルで
は、２．３Ｅ−１６［Ｆ］であり（但し、コレクタ電流
ＩC ＝８．５Ｅ−７［Ａ］のとき）、従来と比べてコレ
クタベース接合容量ＣCBの低減が実現できた。On the other hand, the collector-base junction capacitance C CB is 3.4E-16 [F] in the conventional structural model shown in FIG.
(However, collector current I C = 8.9E-7 [A]
On the other hand, in the structural model of the present invention shown in FIG. 5, it is 2.3E-16 [F] (however, when the collector current I C = 8.5E-7 [A]), which is the same as the conventional one. In comparison, reduction of the collector-base junction capacitance C CB was realized.
【００１９】すなわち、図４及び図５に示すバイポーラ
トランジスタの構造モデルを用いた数値解析により、本
発明のバイポーラトランジスタは、従来と同程度のデバ
イス特性を確保しつつ、コレクタベース接合容量を約３
０％以上も低減させる効果を有することが確認できた。
本発明は上記実施例に限らず種々の変形が可能である。That is, by the numerical analysis using the structural model of the bipolar transistor shown in FIG. 4 and FIG. 5, the bipolar transistor of the present invention has a collector-base junction capacitance of about 3 while ensuring the same device characteristics as the conventional one.
It was confirmed that it has an effect of reducing by 0% or more.
The present invention is not limited to the above embodiment, and various modifications can be made.
【００２０】例えば、上記実施例では角度イオン注入に
より高濃度不純物領域を形成したが、エミッタ形成予定
領域の端部上方が開口したマスクを用いて垂直上方から
不純物をイオン注入することにより、エミッタ領域端部
下方にのみ高濃度不純物領域を形成するようにしてもよ
い、For example, although the high-concentration impurity region is formed by angle ion implantation in the above embodiment, the impurity is ion-implanted from above vertically by using a mask having an opening at the upper end of the emitter formation planned region. The high-concentration impurity region may be formed only below the end portion,
【００２１】[0021]
【発明の効果】以上の通り、本発明によれば、ベースの
押し出し効果を抑制しつつ、約３０％以上もコレクタと
ベース間の接合容量を低減することができ、バイポ−ラ
トランジスタの性能向上に寄与するところが大きい。As described above, according to the present invention, it is possible to reduce the junction capacitance between the collector and the base by about 30% or more while suppressing the push-out effect of the base, thereby improving the performance of the bipolar transistor. It greatly contributes to.
【図１】本発明の一実施例によるバイポーラトランジス
タの断面図である。FIG. 1 is a cross-sectional view of a bipolar transistor according to an exemplary embodiment of the present invention.
【図２】本発明の一実施例によるバイポーラトランジス
タの製造方法の工程断面図（その１）である。FIG. 2 is a process sectional view (1) of a method for manufacturing a bipolar transistor according to an embodiment of the present invention.
【図３】本発明の一実施例によるバイポーラトランジス
タの製造方法の工程断面図（その２）である。FIG. 3 is a process sectional view (2) of the method for manufacturing the bipolar transistor according to the embodiment of the present invention.
【図４】従来のバイポーラトランジスタの構造モデルを
示す断面図である。FIG. 4 is a sectional view showing a structural model of a conventional bipolar transistor.
【図５】本発明のバイポーラトランジスタの構造モデル
を示す断面図である。FIG. 5 is a cross-sectional view showing a structural model of the bipolar transistor of the present invention.
【図６】従来のバイポーラトランジスタの断面図であ
る。FIG. 6 is a cross-sectional view of a conventional bipolar transistor.
１０…半導体基板 １２…高濃度埋込み層 １４…エピタキシャル層 １６…フィールド酸化膜 １８…ベース領域 ２０…エミッタ領域 ２２…ベース電極層 ２４…絶縁層 ２６…サイドウオール ２８…エミッタ電極 ３０…高濃度不純物領域 ３２…ベース窓 ３４…高濃度不純物領域 ４０…コレクタ領域 ４２…ベース領域 ４４…エミッタ領域 ４６…高濃度不純物領域 ４８…コレクタ電極 ５０…エミッタ電極 ５２…ベース電極 10 ... Semiconductor substrate 12 ... High-concentration buried layer 14 ... Epitaxial layer 16 ... Field oxide film 18 ... Base area 20 ... Emitter region 22 ... Base electrode layer 24 ... Insulating layer 26 ... Sidewall 28 ... Emitter electrode 30 ... High-concentration impurity region 32 ... Base window 34 ... High-concentration impurity region 40 ... Collector area 42 ... Base area 44 ... Emitter region 46 ... High-concentration impurity region 48 ... Collector electrode 50 ... Emitter electrode 52 ... Base electrode
Claims (2)
に形成されたベース領域と、前記ベース領域表面に形成
されたエミッタ領域と、前記ベース領域との界面近傍の
前記コレクタ領域内に形成された高濃度不純物領域とを
有する半導体装置において、前記高濃度不純物領域は、
前記エミッタ領域の端部下方にのみ設けられていること
を特徴とする半導体装置。1. A collector region, a base region formed on the surface of the collector region, an emitter region formed on the surface of the base region, and a high region formed in the collector region near an interface between the base region and the collector region. In a semiconductor device having a high concentration impurity region, the high concentration impurity region is
A semiconductor device provided only below an end of the emitter region.
たベース電極層を形成する工程と、前記ベース電極層を
マスクとして前記ベース窓を介して斜め上方から前記コ
レクタ領域中に不純物イオンを注入し、前記コレクタ領
域中の前記ベース窓端部下方にのみ高濃度不純物領域を
形成する工程と、前記ベース電極層をマスクとして前記
ベース窓を介してほぼ垂直上方から不純物イオンを注入
し、前記コレクタ領域表面にベース領域を形成する工程
と、前記ベース領域表面にエミッタ領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。2. A step of forming a base electrode layer in which a base window is opened on the surface of the collector region, and impurity ions are implanted into the collector region from diagonally above through the base window using the base electrode layer as a mask. Forming a high-concentration impurity region only in the collector region below the end of the base window, and implanting impurity ions from substantially vertically above the base window through the base window using the base electrode layer as a mask. A method of manufacturing a semiconductor device, comprising: a step of forming a base region on the surface; and a step of forming an emitter region on the surface of the base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154330A JPH053202A (en) | 1991-06-26 | 1991-06-26 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154330A JPH053202A (en) | 1991-06-26 | 1991-06-26 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053202A true JPH053202A (en) | 1993-01-08 |
Family
ID=15581793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154330A Withdrawn JPH053202A (en) | 1991-06-26 | 1991-06-26 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053202A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2008040632A1 (en) * | 2006-10-05 | 2008-04-10 | International Business Machines Corporation | Local collector implant structure for heterojunction bipolar transistors and method of forming the same |
-
1991
- 1991-06-26 JP JP3154330A patent/JPH053202A/en not_active Withdrawn
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