JPH053209A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 サイドウォール形状が三日月形状あるいは凹
形状をしていることで結晶欠陥の発生をなくすことにあ
る。さらにサイドウォールを持つトランジスタアレイの
リーク電流を減少させることにある。 【構成】 シリコン基板１には素子分離用のＬＯＣＯＳ
２が形成されている。ＬＯＣＯＳ２に挟まれたシリコン
基板１の表面にソース・ドレインとなる高濃度不純物イ
オン注入領域６が形成されている。このイオン注入領域
６がお互いに対向した側端にこのイオン注入領域６より
低濃度不純物イオン注入領域５が形成されている。ソー
スとドレイン間のシリコン基板１上面にはゲート酸化膜
３を介してゲート電極４が形成されている。ゲート電極
４の両側端にはサイドウォール７が形成されている。本
実施例の半導体装置ではそのサイドォール７の形状は三
日月形状あるいは凹形状をしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置の製造方法について、
図１６〜図２２を用いて説明する。

【０００３】まず、半導体基板１１上に、窒化シリコン
膜を用いた局所酸化法（ＬＯＣＯＳ）により素子分離膜
１２を形成する。この後、表面酸化法または気相成長
（ＣＶＤ）法で絶縁膜１３を形成する（図１６）。

【０００４】さらに、ＭＯＳトランジスタの電極を形成
するためにスパッタ蒸着法やＣＶＤ法で金属膜１４ａを
全面に形成する。その後、パターンを形成するために、
レジストを塗布してリソグラフィー法によりレジストパ
ターン２０を形成する（図１７）。

【０００５】さらに、ドライエッチング法などにより金
属膜１４ａをパターンニングしてゲート１４を形成す
る。次に、イオン注入法で低濃度不純物イオン１５ａを
注入して低濃度不純物イオン注入領域１５ｂを形成す
る。（図１８）。

【０００６】次に、低濃度注入層１５ｂを電気的に活性
化された状態とするためのアニールをおこない低濃度拡
散層１５を形成する。この後、ＭＯＳトランジスタにお
けるソースやドレインをＬＤＤ（lightly doped drai
n）構造とするために、ゲート１４上およびその側壁さ
らに素子分離膜１２を含めて半導体基板１１上に絶縁膜
１７ａを形成する（図１９）。

【０００７】それから、異方性の強いドライエッチング
法で、絶縁膜１７ａをその平坦部における膜厚程度の厚
さだけエッチする。これにより、ゲート１４の側壁部分
と半導体基板１１とのなす角部分にそれに沿って表面が
凸面状をなすサイドウォール１７形成される。この後、
ゲート１４とサイドウォール１７をマスクとしてイオン
注入法で半導体基板１１中に高濃度不純物イオン１６ａ
を導入し、高濃度不純物イオン注入領域１６ｂを形成す
る（図２０）。

【０００８】そして、アニールして、高濃度不純物イオ
ン注入領域１６ｂのアモルファス層を再結晶化させて不
純物を活性化させ、高濃度不純物拡散層１６を形成する
（図２１）。

【０００９】次に、ゲート１４上および素子分離膜１２
さらにサイドウォール１７を含めて半導体基板１１上に
スパッタ蒸着法やＣＶＤ法により絶縁膜１８を形成す
る。さらに、リソグラフィー法を用いて絶縁膜１８上に
コンタクトを形成するためのレジストパターンを形成
し、異方性の強いドライエッチング法などにより半導体
基板１１上とゲート１４上にコンタクトを形成する。さ
らに、コンタクトを介した外部電極を形成するためのア
ルミなどの金属膜をスパッタ法やＣＶＤ法などにより形
成し、リソグラフィー法を用いてレジストパターンを形
成した後に異方性ドライエッチング法などによりソース
電極１９ｃ、ドレイン電極１９ａ、ゲート電極１９ｂを
形成して半導体装置を製造する（図２２）。

【００１０】このようにして形成されたＬＤＤ構造のＭ
ＯＳトランジスタでは、デバイスの微細化が進むに従っ
て、隣合った構成要素がますます接近するとともに、不
純物拡散層をより浅く形成しなければならない。その
上、デバイスを構成する種々の膜による応力の影響も無
視できなくなる。デバイスに用いられる膜はそれぞれ大
きさの異なる応力を持っており、このため、デバイス全
体にかかる応力が適切な範囲の値になるように設定され
ている。

【００１１】ところが、膜形成の工程で各々の膜の応力
が半導体基板に直接作用するだけでなく、膜をパターン
ニングして用いるような場合には、形成されたパターン
の形状によって応力の大きさが異なる。特にパターンエ
ッジの部分に大きな応力が集中し、膜が剥離してしまう
といった現象が生じる。また、パターンエッジに集中し
た応力は、不純物イオン注入後におこなうアニールによ
って、図１４に示したように、半導体基板１１中の結晶
にパターンエッジ欠陥２０を発生させる。パターンエッ
ジ欠陥２０は、サイドウォール１７と半導体基板１１と
の接触部分で発生した応力が半導体基板１１に直接に作
用することで生じる。特にサイドウォール１７のエッジ
２１に応力が集中し、エッジ２１の部分と半導体基板１
１とが接触する部分に大きな力がかかるので、パターン
エッジ欠陥２０が誘起される。このパターンエッジ欠陥
２０を生じさせるサイドウォール１７のエッジ２１は不
純物拡散層１５、１６の表面に位置し、これらの不純物
拡散層１５、１６が浅く形成されていることから、ここ
で誘起されたパターンエッジ欠陥２０がデバイス特性を
著しく劣化させる原因となっている。

【００１２】不純物イオンの注入後に再結晶化するため
に行うアニール工程で、不純物イオンが注入された領域
の底部での再結晶化速度と、側壁からの再結晶化の速度
との違いで、パターンエッジ欠陥２０が発生し、パター
ンエッジでの絶縁膜１７ａの応力により欠陥の成長が促
進されて行くのではないかと推測される。パターンエッ
ジ欠陥２０は、不純物イオンの注入により半導体基板１
１がアモルファス化するような、高濃度の不純物イオン
の注入の場合に顕著に起きる。

【００１３】そこで、不純物イオンの注入後に絶縁膜１
７ａのエッチングをし、パターンエッジの位置を移動さ
せてから、アニールをするという方法が特開平１−１１
７０２３号公報に提案されている。

【００１４】この方法によれば、不純物イオン注入層を
再結晶化させるときに、パターンエッジの応力の影響が
緩和される。

【００１５】ところが、発明者の検討により、パターン
エッジの位置を単に変えただけでは、その位置変更をし
なかったときと同様の結晶欠陥の発生が、不純物イオン
注入層のエッジ部分に認められ、パターンエッジの位置
変更のみで上述の応力を十分に緩和させることができな
いということが判明した。

【００１６】

【発明が解決しようとする課題】そこで、さらに結晶欠
陥を誘起する原因を究明したところ、それがサイドウォ
ールエッジの形状に著しく影響されていることが明らか
となった。

【００１７】半導体基板に不純物のイオンを注入した後
に、それを電気的に活性化するためにはアニール処理を
しなければならない。すなわち、不純物イオンをある一
定濃度以上に注入すると、半導体基板の不純物イオン注
入領域がアモルファス化する。たとえば、ＭＯＳトラン
ジスタのソース領域や、ドレイン領域を形成するために
注入するイオン量で、十分アモルファス化する。

【００１８】パターンニングされた領域に不純物をイオ
ン注入することによって形成されたアモルファス層は、
その底部と側壁部とで結晶面が異なるために、アニール
工程での再結晶化速度がそれぞれの結晶面で異なる。再
結晶化速度の違いがあると、結晶面でのミスマッチが起
こり、結晶欠陥が発生しやすくなる。

【００１９】その上、膜要素はそれぞれ互いに異なる大
きさの応力をもっている。そのために、パターンエッジ
に大きな応力が集中することになる。このエッジに集中
した応力が、再結晶化面のミスマッチを大きくして結晶
欠陥を作り、パターンエッジ欠陥をさらに深める。

【００２０】一方、半導体装置における集積度を高めた
り、あるいはそれを小型化したりするために、不純物拡
散層がより浅く形成されるようになってきており、従来
の方法を実施すると、結晶欠陥が不純物拡散層より深く
形成されるというおそれが生じてきている。そのため、
半導体装置の構成要素をより一層微細化する上で、その
特性低下の要因を除くか、またはそれによる影響を実質
的に無視し得る程度のものとすることが新たな課題とな
っている。

【００２１】発明者は、この課題を解決するための方策
について子細に検討した結果、パターンニングされると
きの膜エッジの部分の形状によって、パターンエッジ部
分に集中する応力が著しく影響されることを見いだし
た。本発明はこの知見にもとづくものである。

【００２２】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、半導体基板と、前記半導体
基板に形成されたソース、ドレインと、前記ソースとド
レインがお互いに対向した側端に形成された前記ソース
・ドレインより低濃度のイオン注入領域と、前記ソース
とドレイン間の前記シリコン基板上にゲート酸化膜を介
して形成されたゲート電極と、前記ゲート電極の両側端
に形成されたサイドウォールとを備え、前記サイドォー
ルの形状が凹形状をしている。

【００２３】また上記問題点を解決するために本発明の
半導体装置の製造方法は、半導体基板にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上にゲート電極を形
成する工程と、前記ゲート電極をマスクにソースおよび
ドレインとなる低濃度の不純物イオンを注入する工程
と、前記ゲート電極表面及び前記半導体基板表面に常圧
ＣＶＤ法でＣＶＤ−ＳｉＯ₂ 膜を堆積する工程と、前記
ＣＶＤ−ＳｉＯ₂膜を異方性ドライエッチングする工程
と、前記ＣＶＤ−ＳｉＯ₂膜をマスクに高濃度の不純物
イオン注入領域を形成する工程と、前記ＣＶＤ−ＳｉＯ
₂膜をを等方的にエッチングし凹面形状のサイドウォー
ルを形成する工程とを備えている。

【００２４】さらに上記問題点を解決するために本発明
の半導体装置の製造方法は、半導体基板にゲート酸化膜
を形成する工程と、前記ゲート酸化膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクにソースおよ
びドレインとなる低濃度の不純物イオンを注入する工程
と、前記ゲート電極表面及び前記半導体基板表面に常圧
ＣＶＤ法でＣＶＤ−ＳｉＯ₂ 膜を堆積する工程と、前記
ＣＶＤ−ＳｉＯ₂膜を異方性ドライエッチングする工程
と、前記ＣＶＤ−ＳｉＯ₂膜をマスクに高濃度の不純物
イオン注入領域を形成する工程と、前記ＣＶＤ−ＳｉＯ
₂膜をを等方的にエッチングし凹面形状のサイドウォー
ルを形成する工程と、前記半導体基板をアニールする工
程と、前記サイドウォールと前記ゲート電極と前記半導
体基板上に層間膜を形成する工程と、前記層間膜にコン
タクトを設け外部電極を形成する工程とを備えている。

【００２５】

【作用】本発明の手段によってサイドウォール形状が三
日月形状あるいは凹形状をしていることで結晶欠陥の発
生をなくすことができ、さらにそのサイドウォール角度
が５２度以下になると、サイドウォールがシリコン基板
に及ぼす応力を低下することができる。

【００２６】さらに、凸面状のサイドウォールにソー
ス、ドレインを形成するためのイオン注入を行なうこと
で、弗酸と弗化アンモニウムとの混合液（容量比ＨＦ：
ＮＨ₄Ｆ ＝１：１２）によって凹面状にエッチングでき
る。

【００２７】さらにサイドウォールを凹面状にするため
のエッチングを施すときに、凸面状のサイドウォールと
シリコン基板が接する先端部分より離れたところに位置
するようにエッチングすることで、ドレインを形成する
際の再結晶化時に高濃度不純物イオン注入領域のエッジ
付近における応力によるミスマッチ欠陥の発生が抑制さ
れる。

【００２８】またサイドウォールを凹面状にエッチング
するのに、Ｏ₂ ガスのアッシングを行うとよりサイドウ
ォール形状を凹面状にすることができる。

【００２９】以上のエッチング方法では、サイドウォー
ルを凹面状に再現性よく、安定して形成することができ
る。

【００３０】また、もう一つの方法は、アルゴンガスの
ような不活性ガスを用いてスパッタリングを行い、さら
に等方性エッチングをおこなうことで、サイドウォール
７ｂを凹面状にエッチングすることができる。

【００３１】さらにサイドウォールを凹面状にすること
で、サイドウォールを持つトランジスタアレイを形成し
た場合、そのリーク電流は従来の方法によるトランジス
タアレイより１桁以上リーク電流が減少させることがで
きる。

【００３２】

【実施例】以下、本発明の一実施例である半導体装置に
ついて図面を参照しながら説明する。

【００３３】図１は本発明の半導体装置の断面図であ
る。シリコン基板１には素子分離用のＬＯＣＯＳ２が形
成されている。ＬＯＣＯＳ２に挟まれたシリコン基板１
の表面にソース・ドレインとなる高濃度不純物イオン注
入領域６が形成されている。このイオン注入領域６がお
互いに対向した側端にこのイオン注入領域６より低濃度
不純物イオン注入領域５が形成されている。ソース・ド
レインの拡散層の位置、およびその濃度の関係がある構
造をＬＤＤ構造と呼ぶ。このような２つの不純物濃度を
もつ領域は後記するように、ゲート電極の両端に形成さ
れたサイドウォール７を形成することで実現している。
ソースとドレイン間のシリコン基板１上面にはゲート酸
化膜３を介してゲート電極４が形成されている。ゲート
電極４の両側端にはサイドウォール７が形成されてい
る。本実施例の半導体装置ではそのサイドォール７の形
状は三日月形状あるいは凹形状をしており、ゲート電極
４の両側面に形成されている。

【００３４】さらに、ＣＶＤ−ＳｉＯ₂ 膜７ａの膜厚
は、高濃度の不純物拡散層をゲート電極４のエッジより
どの程度離して形成するかによって決定されるものであ
る。最大でも、ゲート酸化膜３の膜厚と、ゲート電極４
のポリシリコン膜の膜厚との和程度の厚さであればよ
い。

【００３５】ここでサイドウォール７の形状は凹面状で
あることが必要で図１２で詳細に説明するが、サイドウ
ォール７の表面である凹面がシリコン基板１と接する点
での凹面に対する接線と、単結晶シリコン基板１の表面
とがなすサイドウォール角度が５２度以下になると、サ
イドウォール７がシリコン基板１に及ぼす応力が低下
し、４２度以下では顕著に減少させることができる。

【００３６】シランとＮ₂Ｏ の混合ガスにより、約温度
７００℃でＣＶＤ−ＳｉＯ₂ 膜の層間膜８が形成されて
いる。この層間膜８にソース、ドレイン、ゲート電極の
外部電極を形成するためのコンタクトが形成されてい
る。

【００３７】コンタクトにはＡｌ−Ｓｉ−Ｃｕの混合物
のアルミニウム膜が形成されているる。このアルミニウ
ム膜がソース外部電極９ａ、ゲート外部電極９ｂ、ドレ
イン外部電極９ｃである。

【００３８】外部電極を形成するためのコンタクトは、
サイドウォール７が凹面状になっているために、コンタ
クトのエッジが凹面状となり順テーパーとなる。

【００３９】この結果、スパッタ蒸着で形成するアルミ
ニウム膜のコンタクト部でのステップカバレジがよくな
る。ステップカバレジが良いとアルミニウム膜のコンタ
クト部での断線が起こらない。このためコンタクトのエ
ッジを等方性エッチングして、凹面状にする工程や、コ
ンタクトをポリシリコンやＣＶＤ−Ｗ膜で埋め込む工程
が必要なくなる。

【００４０】さらに、アルミニウム膜のステップカバレ
ジがよいために、アルミニウム膜の膜厚を薄くすること
ができる。このためアルミニウム膜をエッチング後に、
アルミニウム膜に水分が浸入して腐食するのを防ぐこと
ができる。このためパッシベーション膜であるフォスフ
ォシリケイトガラス（ＰＳＧ）やプラズマＣＶＤ法によ
るシリコンナイトライド膜のカバレジもまたよくなり、
パッシベーション効果が高まる。

【００４１】次に本発明の半導体装置の製造方法の一実
施例について図２〜図９を用いて説明する。

【００４２】図２に示すように、単結晶シリコン基板１
に減圧ＣＶＤ装置で膜厚１６０ｎｍのナイトライド膜を
形成する。ここで、ナイトライド膜のＣＶＤ条件はたと
えばジクロロシラン（ＳｉＨ₂Ｃｌ₂）ガスとＮＨ₃ ガス
を用いて約８００℃の温度で形成する。

【００４３】さらに、ナイトライド膜上にレジストを塗
布する。次に約２５６×１０³ 個のトランジスタアレイ
を形成するための素子領域のマスクを用いて露光を行い
現像してパターンニングする。

【００４４】それから、レジストのパターンをたとえば
ＣＦ₄ ＋Ｏ₂ とＣＨ₃Ｂｒ の混合ガスを用いてナイトラ
イド膜を反応性イオンエッチング（ＲＩＥ）法によって
異方性エッチングを施し、後の工程で局部的に酸化する
部分のシリコン基板１を露出させる。

【００４５】この後、約１０００℃の温度でドライ酸素
雰囲気中により露出したシリコン基板１の部分を酸化し
て膜厚約５００ｎｍのＬＯＣＯＳ２を形成する。このＬ
ＯＣＯＳ２によって約２５６×１０³ 個のトランジスタ
アレイの個々のトランジスタを電気的に分離する。

【００４６】この後、ナイトライド膜をすべて除去しシ
リコン基板１を露出させた後に、シリコン基板１をドラ
イ酸素雰囲気中で酸化しゲート酸化膜３を形成する。こ
の時の酸化温度は９００℃、その膜厚は約２０ｎｍであ
る。

【００４７】次に、図３に示すように、ゲート電極を形
成するためのポリシリコン膜４ａを減圧ＣＶＤ法でゲー
ト酸化膜３上に形成する。その成長条件は、たとえばシ
ラン（ＳｉＨ₄ ）ガスを用いて、約６１０℃の温度で膜
厚２５０ｎｍ成長させる。

【００４８】この後、フォスフィン（ＰＨ₃ ）ガス雰囲
気中において温度約９００℃に加熱する。これによって
フォスフィンはポリシリコン膜４ａ中に熱拡散され、ポ
リシリコン膜４ａのシート抵抗を約１０Ωに低下させ
る。

【００４９】その後、レジスト１０を塗布・露光し、ト
ランジスタ素子の幅が８００ｎｍとなるようにレジスト
１０をパターンニングする。

【００５０】次に、図４に示すように、ＳＦ₆ とフロン
１１５との混合ガスを用いてポリシリコン膜４ａを反応
性イオンエッチング（ＲＩＥ）する。この時、レジスト
１０のパターンに沿って異方性エッチングされほぼ垂直
な側壁をもつゲート電極４が形成される。

【００５１】次に、ＬＤＤ構造のトランジスタとするた
めに、まずソースおよびドレインに低濃度の不純物イオ
ン５ａの注入を行い、低濃度不純物イオン注入領域５ｂ
を形成する。このときの形成条件は、Ｐ⁺ イオンを加速
エネルギー約３０ｋｅＶ、ドーズ量約２×１０¹³ｃｍ^-2
で注入を行う。

【００５２】ＬＤＤ構造では、ソース、ドレインがそれ
ぞれ低濃度の不純物拡散層と高濃度の不純物拡散層とで
形成されている。低濃度の拡散層をゲート近くに、高濃
度の拡散層をゲートから離してそれぞれ形成することに
より、デバイスの微細化にともなって生じるホットキャ
リアの影響が軽減できる。このため、イオン注入領域５
ｂは、ゲート電極４をマスクとして不純物イオンを比較
的低い加速電圧で注入して形成される。

【００５３】次に、図５に示すように、温度約９００℃
の窒素雰囲気中において３０分間アニールをおこなう。
このアニールによってイオン注入領域５ｂは電気的に活
性な低濃度拡散層５を形成する。

【００５４】さらに、常圧ＣＶＤ法で、約３００ｎｍの
膜厚のＣＶＤ−ＳｉＯ₂ 膜７ａを成長させる。成長条件
はシランとＮ₂Ｏ との混合ガスを用いて、温度約７００
℃で行なう。

【００５５】ここで、ＣＶＤ−ＳｉＯ₂ 膜７ａは、後述
のサイドウォール７を形成するための膜である。サイド
ウォール７を形成するにあたって、ゲート電極４である
ポリシリコン膜に悪影響を及ぼすことがない。さらに、
ゲート電極４やシリコン基板１との密着性に優れた膜を
用いることが必要であり、この条件を満足する膜として
この実施例ではＣＶＤ−ＳｉＯ₂ 膜７ａを用いた。

【００５６】さらに、ＣＶＤ−ＳｉＯ₂ 膜７ａの膜厚
は、高濃度の不純物拡散層をゲート電極４のエッジより
どの程度離して形成するかによって決定されるものであ
る。最大でも、ゲート酸化膜３の膜厚と、ゲート電極４
のポリシリコン膜の膜厚との和程度の厚さであればよ
い。

【００５７】この実施例では両者の和が約２７０ｎｍで
あるのに対して、ＣＶＤ−ＳｉＯ₂膜７ａの膜厚を約３
００ｎｍとした。

【００５８】次に、図６に示すように、ＣＨＦ₃ とＯ₂
との混合ガスを用いてＣＶＤ−ＳｉＯ₂ 膜７ａを異方性
ドライエッチし、ゲート電極４の側壁部分に凸面状のサ
イドウォール７ｂを形成する。このようにドライエッチ
ングによって形成されたサイドウォール７ｂは、ゲート
電極４とシリコン基板１とのなす角部分に沿ってその表
面が凸面状をなすように形成されている。

【００５９】この工程によって、実施例ではＣＶＤ−Ｓ
ｉＯ₂ 膜７ａはシリコン基板１の平坦部分上に形成され
た膜厚とほぼ同じ厚さ分だけエッチングしている。

【００６０】なお、このときのエッチング量は、必ずし
も、基板平坦部分上でのＣＶＤ−ＳｉＯ₂ 膜７ａの膜厚
分としなければならないというわけではなく、シリコン
基板１の平坦部分上に形成されたＣＶＤ−ＳｉＯ₂ 膜７
ａの膜厚のバラツキの度合や、エッチング後に残さがな
いようにすること、さらには後工程で形成すべき高濃度
不純物拡散層とゲート電極との間隔をいくらにするかに
よって決めればよい。

【００６１】さらに、ソース、ドレインとして高濃度不
純物拡散層を形成するために、サイドウォール７ｂをマ
スクにして、加速エネルギー約４０ｋｅＶ、ドーズ量約
４×１０¹⁵ｃｍ^-2でＡｓ⁺ イオン６ａを注入し、高濃度
不純物イオン注入領域６ｂを形成する。

【００６２】次に、高濃度の不純物イオンを注入した
後、弗酸と弗化アンモニウムとの混合液（容量比ＨＦ：
ＮＨ₄Ｆ ＝１：１２）でサイドウォール７ｂを等方的に
エッチングする。

【００６３】このとき、サイドウォール７ｂは高濃度の
イオンが注入されている。このためその凸面部分がイオ
ンによるダメージが多くなっている。このようにダメー
ジの多いサイドウォール７ｂの酸化膜はエッチング時の
エッチングレイトが速くなる。

【００６４】このため、図７に示すようにサイドウォー
ル７ｂの形状は、ゲート酸化膜３およびポリシリコン膜
のゲート電極４からなるゲートとシリコン基板１とのな
す角部分に沿って表面が凹面状となるように形成され
る。

【００６５】このときさらにシリコン基板１上でのサイ
ドウォールの位置が、高濃度不純物イオン注入領域６ｂ
のエッジから５０ｎｍ異常離れたところに位置するよう
にエッチングする。

【００６６】このエッチングにより、ＣＶＤ−ＳｉＯ₂
膜７ａによってサイドウォール７ｂのエッジ部分に集中
する応力が緩和されて、ソース、ドレインを形成する際
の再結晶化時に高濃度不純物イオン注入領域のエッジ付
近における応力によるミスマッチ欠陥の発生が抑制され
る。

【００６７】さらに、サイドウォール７ｂを凹面状にエ
ッチングする工程は、垂直方向からＯ₂ ガスで１００
Ｗ、１０分間のアッシングを行った後に、ＣＦ₄＋１０
％Ｏ₂で酸化膜の等方性ドライエッチングをおこなう方
法でも、サイドウォール７の形状はウエットエッチでお
こなう方法と同様の凹面状の形状となる。

【００６８】Ｏ₂ ガスで１００Ｗ、１０分間のアッシン
グは、注入によってサイドウォール７ｂにダメージに加
えてた上にさらに、ダメージを加えることになる。この
ため、等方性ドライエッチングのときのエッチングレイ
トは、注入前のサイドウォール７ｂの凸面状の凸面部分
で速くなる。このようにしてサイドウォール７を凹面状
に再現性よく、安定して形成することができる。

【００６９】もう一つの方法は、アルゴンガスのような
不活性ガスを用いてスパッタリングを行い、さらに等方
性エッチングをおこなう方法である。

【００７０】このエッチングの方法について図１０を用
いて説明する。図１０に示すようにシリコン基板５１の
上に、ゲート酸化膜５２とポリシリコン膜によるゲート
電極５３からなるゲートの側壁に、シランとＮ₂Ｏ との
混合ガスを用いて、温度約７００℃で常圧ＣＶＤ装置を
用いてＣＶＤ−ＳｉＯ₂ 膜を形成し、このＣＶＤ−Ｓｉ
Ｏ₂ 膜を異方性の強い反応性ドライエッチング法により
サイドウォール５４ａを形成する。さらに、ソース、ド
レインとしての高濃度不純物拡散層を形成するために、
サイドウォール５４ａをマスクとして、加速エネルギー
約４０ｋｅＶ、ドーズ量約４×１０¹⁵ｃｍ^-2でＡｓ⁺ イ
オンを注入し、高濃度の不順物イオン注入領域５５を形
成する。

【００７１】次に、図１０に示すように、ＲＦスパッタ
法によりアルゴンイオン５６によるエッチングを行な
う。アルゴンイオンはシリコン基板５１に垂直に入射す
る。このときアルゴンイオンを初めとする不活性ガスイ
オンによるスパッタリング現象は、エッチングレイトと
入射角の間に図１１に示すような関係がある。

【００７２】図１１では横軸にイオンの入射角をとり、
縦軸にエッチングレイトを取ると入射角が約４５度で最
も早くなる。個のように両者の間には所定の入射角を最
大となる分布を描く。このためアルゴンイオンが４５度
程度で入射した場合には垂直に入射した場合より約五倍
程度エッチングレイトが速くなる。

【００７３】サイドウォール５４ａのスパッタエッチン
グレイトは、平坦な部分に比べて段差部のエッチングが
異常に速く進行する。エッチング後の形状はシリコン基
板５１とサイドウォール５４ｂのエッジの角度が、約４
５度のテーパーがついた形状となる。

【００７４】次に、ＣＦ₄ ＋１０％Ｏ₂ のガスにより、
ＣＶＤ−ＳｉＯ₂ 膜を等方性のドライエッチングを行な
う。このとき図１０に示すように、サイドウォール５４
が、ゲート酸化膜５２およびポリシリコン膜のゲート電
極５３からなるゲートとシリコン基板５１とのなす角部
分に沿って表面が凹面状となる形状に形成される。この
ときそのエッチング量は図７で説明したように、シリコ
ン基板５１上でのサイドウォール５４のエッジの位置
が、高濃度不純物イオン注入領域５５のエッジから５０
ｎｍ離れたところに位置するようにエッチングする。

【００７５】このサイドウォールのエッチング工程は本
発明を完全なものにするために最も重要な工程である。
以下に詳細に説明するがサイドウォール７の表面とシリ
コン基板１との表面がなす角度（サイドウォール角σ）
を所定の範囲にすることに意味があり、それを実現でき
る方法をここに示した。

【００７６】まずサイドウォール角σについて図１２を
用いて説明する。図中の番号は図１０で示したのと全く
同じである。

【００７７】サイドウォール５４はシリコン基板５１表
面と、ゲート酸化膜５２およびゲート電極５３の側壁に
形成されている。

【００７８】サイドウォール角σはサイドウォール５４
の表面である凹面がシリコン基板５１と接する点での凹
面に対する接線と、単結晶シリコン基板１の表面とがな
す角度を指す。

【００７９】次に図１３にサイドウォール角σと応力の
関係を示す。横軸にサイドウォール角度σをとり、縦軸
にサイドウォールがシリコン基板におよぼす主応力を示
す。

【００８０】サイドウォール角度が大きくなるにつれて
主応力が大きくなる。これは通常用いられているサイド
ウォールが凸面状をしており、ここで定義したサイドウ
ォール角度がほぼ９０度に近く、それによる主応力が大
きいことを示している。

【００８１】すなわち図６で示したような、表面が凸面
状のサイドウォール（σ＝約９０度）では、応力が２×
１０⁸ダイン／ｃｍ²である。サイドウォール角度が小さ
くなるに従って、応力が小さくなる。サイドウォール角
σが５２度以下になると、応力の低下が認められ、４２
度以下では顕著に減少している。

【００８２】これらから、サイドウォール５４が形成さ
れたことによって生じる欠陥の主たる要因である主応力
が、サイドウォール５４の表面形状を凹面状とすること
で著しく軽減されることがわかる。

【００８３】ところが、前述したように、サイドウォー
ル５４の応力は、その表面形状にかかわらずサイドウォ
ール５４のエッジ近傍に集中する。このため、単にサイ
ドウォール５４のエッジ部分の形状をかえるだけでは欠
陥が発生する。すなわち不純物イオン注入後に行なう再
結晶化アニールは、主応力の集中があるサイドウォール
５４とシリコン基板１の接した部分の結晶格子にミスマ
ッチを生じさせる。

【００８４】結晶欠陥の発生を少なくするためには、サ
イドウォール５４を高濃度不純物イオン注入領域５５か
ら若干離れた位置に形成してから、アニールをするのが
望ましい。

【００８５】ここで図１４にサイドウォールがゲート電
極端部から離れた位置に形成すると欠陥がなくなるシュ
ミレーション結果を示す。

【００８６】図中心の太線の横軸がシリコン基板であ
る。図右上部の長方形はゲート電極である。図上部の階
段上になった実線より右がサイドウォールを示してい
る。サイドウォールの端部がシリコン基板となすサイド
ウォール角をαとし、このシュミレーションではαは６
１度である。応力の大きさとその方向が図下部の矢印で
示されている。矢印が長いほど応力が大きい。

【００８７】これよりサイドウォールの端部付近とゲー
ト電極付近に特に応力が集中していることがわかる。

【００８８】サイドウォールの中程の応力は矢印が長い
ため大きい。しかしその方向は基板と平行になってお
り、結晶欠陥を生じるのに寄与しない。

【００８９】このようにサイドウォールの形状が凸状を
していると、サイドウォールと基板が接する端部で結晶
欠陥が誘起される。この時、応力の方向はサイドウォー
ルのサイドウォール角にほぼ一致している。サイドウォ
ール角をより基板と平行に近い角度にしてやれば応力が
たとえ大きくても結晶欠陥を生じることがない。

【００９０】よって、このように形成時のサイドウォー
ルの端部をエッチングによって後退させ、応力が小さく
なる領域を用いることでシリコン基板に欠陥が発生しな
くなる。

【００９１】この場合、両者の間隔が広くなると応力が
より一層小さくなる。実験によれば、５０ｎｍ程度離す
ことでサイドウォールエッジの応力が十分に緩和され
る。

【００９２】次に、不純物イオン注入領域６ｂを電気的
に活性化された状態にするために、温度約９００℃の窒
素雰囲気中において約３０分間アニールをし図８に示す
ように、高濃度不純物拡散層６を形成する。

【００９３】次に図９に示すように、常圧ＣＶＤ装置を
用いて、シランとＮ₂Ｏ の混合ガスにより、約温度７０
０℃でＣＶＤ−ＳｉＯ₂ 膜の層間膜８を形成する。さら
に、ＣＨＦ₃ とＯ₂ の混合ガスを用いて、層間膜８を異
方性ドライエッチングし、ソース、ドレイン、ゲート電
極の外部電極を形成するためのコンタクトを形成する。

【００９４】その後、スパッタ蒸着法により、Ａｌ−Ｓ
ｉ−Ｃｕの混合物のアルミニウム膜を形成する。このア
ルミニウム膜をＢＣｌ₃ とＣｌ₂ とＣＨＣｌ₃ との混合
ガスを用いて異方性ドライエッチングし、ソース外部電
極９ａ、ゲート外部電極９ｂ、ドレイン外部電極９ｃを
形成する。

【００９５】外部電極を形成するためのコンタクトは、
サイドウォール７が凹面状になっているために、コンタ
クトのエッジが凹面状となり順テーパーとなる。

【００９６】この結果、スパッタ蒸着で形成するアルミ
ニウム膜のコンタクト部でのステップカバレジがよくな
る。ステップカバレジが良いとアルミニウム膜のコンタ
クト部での断線が起こらない。このためコンタクトのエ
ッジを等方性エッチングして、凹面状にする工程や、コ
ンタクトをポリシリコンやＣＶＤ−Ｗ膜で埋め込む工程
が必要なくなる。

【００９７】さらに、アルミニウム膜のステップカバレ
ジがよいために、アルミニウム膜の膜厚を薄くすること
ができる。このためアルミニウム膜をエッチング後に、
アルミニウム膜に水分が浸入して腐食するのを防ぐこと
ができる。このためパッシベーション膜であるフォスフ
ォシリケイトガラス（ＰＳＧ）やプラズマＣＶＤ法によ
るシリコンナイトライド膜のカバレジもまたよくなり、
パッシベーション効果が高まる。

【００９８】以上のようにして作製したトランジスタア
レイについて、透過電子顕微鏡（ＴＥＭ）を使用して結
晶欠陥の発生状態を観察した結果を図１５（ａ），
（ｂ）に示す。

【００９９】図１５（ａ）において、ゲート電極４に接
するようにサイドウォール７が形成されている。黒く塗
りつぶした領域３１が結晶欠陥である。

【０１００】Ａｓ⁺ イオンを注入したことで発生した結
晶欠陥は、不純物イオン注入領域エッジＡ点からソース
・ドレイン方向へ離れた位置に発生している。このよう
に、サイドウォール７のエッジの位置からは結晶欠陥が
発生していないことから、サイドウォール７の表面が凹
面状になるようにエッチングし、さらにそのエッジをよ
りゲート電極側へ寄せて形成することができればよいこ
とがわる。

【０１０１】図１５（ｂ）に、比較のために従来法によ
り作製したトランジスタアレイについて、その断面をＴ
ＥＭで観察した結晶欠陥の状態を示す。

【０１０２】サイドウォール１７のエッジ部分で結晶欠
陥３２が発生していた。そして、それが通常のイオン注
入で発生する欠陥よりも深い位置に発生している。これ
は、サイドウォール１７のエッジの応力により結晶にミ
スマッチが生じ、それによって発生した結晶欠陥がその
後のアニールによって深くまで成長したと考えられる。

【０１０３】さらに、その両者のサイドウォール７、１
７を持つトランジスタアレイを形成しそのリーク電流を
測定したところ、本実施例の方法によるトランジスタア
レイは従来の方法によるトランジスタアレイに比べて１
桁以上リーク電流が減少していた。この結果からも、本
発明の方法はリーク電流の少ない特性の安定したトラン
ジスタを作製するのに有用な方法であることが確認され
た。

【０１０４】なお、上述の実施例では、ポリシリコン膜
によるゲート電極４をエッチした後に、低濃度不純物拡
散層５を形成しているが、これがなくても上述したもの
と同様の結果が得られる。また、実施例においては、ｎ
型不純物イオンを注入する例について述べたが、ｐ型不
純物イオンの注入においても同様の効果が得られるのは
言うまでもないことである。

【０１０５】さらに、本発明の方法は、シリコン以外
の、たとえば化合物半導体など他の半導体からなる基板
を使用した場合に適用しても、効果がある。

【０１０６】

【発明の効果】本発明の方法によれば、半導体基板上に
絶縁膜を介在させて導電性膜を形成してから、この導電
性膜の側壁にサイドウォールを形成した後に、不純物イ
オンを注入し、さらにサイドウォールの表面を凹面状に
形成しているので、不純物イオン注入領域のエッジに直
接大きな応力が集中することが防止される。それによ
り、不純物イオン注入層を電気的に活性化するためのア
ニールをしたとき、応力による欠陥が不純物イオン注入
領域エッジに発生することが抑制される。さらには、サ
イドウォールを上述の形状にし、かつ、そのエッジを不
純物イオン注入領域のエッジから離して形成すること
で、アニール処理の際の応力による欠陥が不純物イオン
注入領域のエッジに発生することが抑制される。

【図面の簡単な説明】

【図１】本発明の実施例を説明するための半導体装置の
断面図

【図２】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図３】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図４】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図５】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図６】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図７】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図８】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図９】本発明の実施例を説明するための半導体装置の
製造方法工程断面図

【図１０】本発明の実施例を説明するための半導体装置
の製造方法の詳細な工程順断面図

【図１１】本発明のイオンの入射角とエッチングレイト
の関係を説明する図

【図１２】本発明のサイドウォール角と応力の関係を説
明するモデル図

【図１３】本発明のサイドウォール角と応力の関係を示
す特性図

【図１４】本発明の応力集中を説明する図

【図１５】本発明の半導体装置を製造する方法の工程順
断面図

【図１６】従来の半導体装置の製造方法を説明する工程
断面図

【図１７】従来の半導体装置の製造方法を説明する工程
断面図

【図１８】従来の半導体装置の製造方法を説明する工程
断面図

【図１９】従来の半導体装置の製造方法を説明する工程
断面図

【図２０】従来の半導体装置の製造方法を説明する工程
断面図

【図２１】従来の半導体装置の製造方法を説明する工程
断面図

【図２２】従来の半導体装置の製造方法を説明する工程
断面図

【符号の説明】

１ シリコン基板 ２ ＬＯＣＯＳ ３ ゲート酸化膜 ４ ゲート電極 ５、６ イオン注入領域 ７ サイドウォール

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 麻理子 大阪府門真市大字門真1006番地 松下電子 工業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板と、前記半導体基板に形成され
   たソース、ドレインと、前記ソースとドレインがお互い
   に対向した側端に形成された前記ソース・ドレインより
   低濃度のイオン注入領域と、前記ソースとドレイン間の
   前記シリコン基板上にゲート酸化膜を介して形成された
   ゲート電極と、前記ゲート電極の両側端に形成されたサ
   イドウォールとを備え、前記サイドォールの形状が凹形
   状をしていることを特徴とする半導体装置。
2. 【請求項２】前記サイドウォールは、前記サイドウォー
   ルの端部が前記半導体基板と接する接線と前記半導体基
   板とがなすサイドウォール角度が５２度以下であること
   を特徴とする請求項１記載の半導体装置。
3. 【請求項３】前記サイドウォールの主応力が２×１０⁸
   ダイン／ｃｍ²より小さいことを特徴とする請求項１記
   載の半導体装置。
4. 【請求項４】半導体基板にゲート酸化膜を形成する工程
   と、前記ゲート酸化膜上にゲート電極を形成する工程
   と、前記ゲート電極をマスクにソースおよびドレインと
   なる低濃度の不純物イオンを注入する工程と、前記ゲー
   ト電極表面及び前記半導体基板表面に常圧ＣＶＤ法でＣ
   ＶＤ−ＳｉＯ₂ 膜を堆積する工程と、前記ＣＶＤ−Ｓｉ
   Ｏ₂膜を異方性ドライエッチングする工程と、前記ＣＶ
   Ｄ−ＳｉＯ₂膜をマスクに高濃度の不純物イオン注入領
   域を形成する工程と、前記ＣＶＤ−ＳｉＯ₂膜をを等方
   的にエッチングし凹面形状のサイドウォールを形成する
   工程とを備えたことを特徴とする半導体装置の製造方
   法。
5. 【請求項５】前記サイドウォールを凹形状に形成するの
   に不活性ガスを用いて入射角４５度でのエッチングレイ
   トが最も早くなるスパッタリングエッチングで１度に形
   成することを特徴とする請求項４記載の半導体装置の製
   造方法。
6. 【請求項６】半導体基板にゲート酸化膜を形成する工程
   と、前記ゲート酸化膜上にゲート電極を形成する工程
   と、前記ゲート電極をマスクにソースおよびドレインと
   なる低濃度の不純物イオンを注入する工程と、前記ゲー
   ト電極表面及び前記半導体基板表面に常圧ＣＶＤ法でＣ
   ＶＤ−ＳｉＯ₂ 膜を堆積する工程と、前記ＣＶＤ−Ｓｉ
   Ｏ₂膜を異方性ドライエッチングする工程と、前記ＣＶ
   Ｄ−ＳｉＯ₂膜をマスクに高濃度の不純物イオン注入領
   域を形成する工程と、前記ＣＶＤ−ＳｉＯ₂膜をを等方
   的にエッチングし凹面形状のサイドウォールを形成する
   工程と、前記半導体基板をアニールする工程と、前記サ
   イドウォールと前記ゲート電極と前記半導体基板上に層
   間膜を形成する工程と、前記層間膜にコンタクトを設け
   外部電極を形成する工程とを備えたことを特徴とする半
   導体装置の製造方法。