JPH053213A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH053213A JPH053213A JP17901991A JP17901991A JPH053213A JP H053213 A JPH053213 A JP H053213A JP 17901991 A JP17901991 A JP 17901991A JP 17901991 A JP17901991 A JP 17901991A JP H053213 A JPH053213 A JP H053213A
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- Japan
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- active layer
- semiconductor device
- electrode
- gate
- gate electrode
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Abstract
(57)【要約】 （修正有）
【構成】ＧａＡｓ ＭＥＳＦＥＴのゲ−ト電極の少なく
ともひとつの先端部を活性層の境界に一致させた半導体
装置、および該装置をセルフアライメントにより製造す
る方法。 【効果】ソ−ス・ドレイン間の洩れ電流を増大させるこ
となく、サイドゲ−ト効果を低減することができる。
ともひとつの先端部を活性層の境界に一致させた半導体
装置、および該装置をセルフアライメントにより製造す
る方法。 【効果】ソ−ス・ドレイン間の洩れ電流を増大させるこ
となく、サイドゲ−ト効果を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にＧａＡｓ ＭＥＳＦＥＴに関する
ものである。
製造方法に関し、特にＧａＡｓ ＭＥＳＦＥＴに関する
ものである。
【０００２】
【従来の技術】従来のＧａＡｓ ＭＥＳＦＥＴは、図３
（ａ）および図３（ｃ）に示すように、ゲート電極の先
端を０．５〜１μｍ程度活性層領域の外側に出るように
設計し、製造されている。これはゲート電極の先端が活
性層領域の内側に位置すると、ソース・ドレイン電極間
にゲート電極先端部の外側を回る洩れ電流が発生するの
で、フォトリソグラフィでのアライメントのずれによっ
てゲート電極の先端が活性層領域の内側に位置しないよ
うに、ゲート電極の先端をアライメント精度以上の長さ
の分だけ活性層領域の外側に出るようにされている。
（ａ）および図３（ｃ）に示すように、ゲート電極の先
端を０．５〜１μｍ程度活性層領域の外側に出るように
設計し、製造されている。これはゲート電極の先端が活
性層領域の内側に位置すると、ソース・ドレイン電極間
にゲート電極先端部の外側を回る洩れ電流が発生するの
で、フォトリソグラフィでのアライメントのずれによっ
てゲート電極の先端が活性層領域の内側に位置しないよ
うに、ゲート電極の先端をアライメント精度以上の長さ
の分だけ活性層領域の外側に出るようにされている。
【０００３】図３（ａ）は従来のＧａＡｓ ＭＥＳＦＥ
Ｔを上面から見た図、図３（ｂ）は、図３（ａ）中で示
したＡ−Ａ′での断面図、図３（ｃ）は、図３（ａ）中
で示したＢ−Ｂ′での断面図である。
Ｔを上面から見た図、図３（ｂ）は、図３（ａ）中で示
したＡ−Ａ′での断面図、図３（ｃ）は、図３（ａ）中
で示したＢ−Ｂ′での断面図である。
【０００４】ゲート電極が活性層領域の外側に出ている
ことにより、ソース電極から活性層を経由してドレイン
電極に流れる洩れ電流を抑えることができ、ＭＥＳＦＥ
Ｔ個々にみた特性は向上する。
ことにより、ソース電極から活性層を経由してドレイン
電極に流れる洩れ電流を抑えることができ、ＭＥＳＦＥ
Ｔ個々にみた特性は向上する。
【０００５】ところが、同一基板上に複数のＭＥＳＦＥ
Ｔを形成すると、個々のＭＥＳＦＥＴに他のＭＥＳＦＥ
Ｔが悪影響を及ぼすサイドゲート効果が現われる。
Ｔを形成すると、個々のＭＥＳＦＥＴに他のＭＥＳＦＥ
Ｔが悪影響を及ぼすサイドゲート効果が現われる。
【０００６】
【発明が解決しようとする課題】本発明は上記の欠点を
解決したもので、ソース電極から活性層を経由してドレ
イン電極に流れる洩れ電流を抑えるとともに、同一基板
上に複数のＭＥＳＦＥＴを形成したときのサイドゲート
効果を低減することを目的とする。
解決したもので、ソース電極から活性層を経由してドレ
イン電極に流れる洩れ電流を抑えるとともに、同一基板
上に複数のＭＥＳＦＥＴを形成したときのサイドゲート
効果を低減することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ゲート電極の
少なくともひとつの先端部と、活性層領域の境界とが一
致していることを特徴とする半導体装置、および基板表
面にパッシベーション膜を形成し、該パッシベーション
膜上にフォトリソグラフィでフォトレジストをゲ−ト電
極パタ−ンに形成し、該フォトレジストのゲ−ト電極パ
タ−ンによりゲ−ト電極部分の該パッシベーション膜を
除去後、該パッシベーション膜除去部分にイオン注入を
行なって活性層を形成し、該基板表面全面にゲート金属
を蒸着し、リフトオフ法により該フォトレジストおよび
余分のゲ−ト金属を除去することを特徴とする半導体装
置の製造方法を提供するものである。
少なくともひとつの先端部と、活性層領域の境界とが一
致していることを特徴とする半導体装置、および基板表
面にパッシベーション膜を形成し、該パッシベーション
膜上にフォトリソグラフィでフォトレジストをゲ−ト電
極パタ−ンに形成し、該フォトレジストのゲ−ト電極パ
タ−ンによりゲ−ト電極部分の該パッシベーション膜を
除去後、該パッシベーション膜除去部分にイオン注入を
行なって活性層を形成し、該基板表面全面にゲート金属
を蒸着し、リフトオフ法により該フォトレジストおよび
余分のゲ−ト金属を除去することを特徴とする半導体装
置の製造方法を提供するものである。
【０００８】本発明により、ソース電極から活性層を経
由してドレイン電極に流れる洩れ電流を抑えるととも
に、同一基板上に複数のＭＥＳＦＥＴを形成したときの
サイドゲート効果を低減することができる。
由してドレイン電極に流れる洩れ電流を抑えるととも
に、同一基板上に複数のＭＥＳＦＥＴを形成したときの
サイドゲート効果を低減することができる。
【０００９】ＹＩ ＬＩＵらは、ゲート電極の先端部が
活性層領域の境界の外側まで形成されているものと、活
性層領域の境界の内側に形成されているものとでサイド
ゲート効果を比較し、前者が後者よりサイドゲ−ト効果
が大きいことを示している（ＩＥＥＥエレクトロンデバ
イスレター第１１巻１１号（１９９０年）頁５０５〜５
０７）。
活性層領域の境界の外側まで形成されているものと、活
性層領域の境界の内側に形成されているものとでサイド
ゲート効果を比較し、前者が後者よりサイドゲ−ト効果
が大きいことを示している（ＩＥＥＥエレクトロンデバ
イスレター第１１巻１１号（１９９０年）頁５０５〜５
０７）。
【００１０】しかし、サイドゲ−ト効果を低減するため
に、単純にゲート電極の先端部を活性層領域の境界の内
側に形成したのではソース電極から活性層を経由してド
レイン電極に流れる洩れ電流を抑えることができない。
に、単純にゲート電極の先端部を活性層領域の境界の内
側に形成したのではソース電極から活性層を経由してド
レイン電極に流れる洩れ電流を抑えることができない。
【００１１】そこで、本発明者は、ゲート電極の先端部
と、活性層領域の境界をセルフアラインにより一致させ
ることにより、フォトリソグラフィでのアライメントの
ずれを考慮せずに、サイドゲ−ト効果を低減し、ソース
電極から活性層を経由してドレイン電極に流れる洩れ電
流を抑えることとした。
と、活性層領域の境界をセルフアラインにより一致させ
ることにより、フォトリソグラフィでのアライメントの
ずれを考慮せずに、サイドゲ−ト効果を低減し、ソース
電極から活性層を経由してドレイン電極に流れる洩れ電
流を抑えることとした。
【００１２】
【実施例】次に、本発明の実施例を図１に基づいて説明
する。ＧａＡｓ半絶縁性基板１の表面全体にパッシベ−
ション膜としてＳｉＮｘ膜２をプラズマＣＶＤ法により
０．１μｍの厚みで形成し、その上にフォトリソグラフ
ィにより、活性層（ｎ層）選択イオン注入パターンのフ
ォトレジスト層３を形成後、開口部に露出したＳｉＮｘ
膜２を反応性イオンエッチングにより除去する（図１
（ａ））。
する。ＧａＡｓ半絶縁性基板１の表面全体にパッシベ−
ション膜としてＳｉＮｘ膜２をプラズマＣＶＤ法により
０．１μｍの厚みで形成し、その上にフォトリソグラフ
ィにより、活性層（ｎ層）選択イオン注入パターンのフ
ォトレジスト層３を形成後、開口部に露出したＳｉＮｘ
膜２を反応性イオンエッチングにより除去する（図１
（ａ））。
【００１３】次に、この上より29Ｓｉ+を注入エネルギ
ー４０ｋｅＶで３×１０12ｃｍ-2選択イオン注入し、活
性層（ｎ層）４を形成した（図１（ｂ））。
ー４０ｋｅＶで３×１０12ｃｍ-2選択イオン注入し、活
性層（ｎ層）４を形成した（図１（ｂ））。
【００１４】次に、この上より耐熱性ゲート金属５とし
てＷＳｉｘをスパッタリングにより蒸着した（図１
（ｃ））。
てＷＳｉｘをスパッタリングにより蒸着した（図１
（ｃ））。
【００１５】次に、リフトオフ法によりフォトレジスト
層３とともにその上に形成された余分な耐熱性ゲート金
属５を除去する（図１（ｄ））。
層３とともにその上に形成された余分な耐熱性ゲート金
属５を除去する（図１（ｄ））。
【００１６】次に、29Ｓｉ+をＳｉＮｘ膜２を通したス
ルー注入により、注入エネルギー２４０ｋｅＶで３×１
０13ｃｍ-2選択イオン注入し、ソ−ス・ドレイン電極用
のコンタクト層（ｎ+層）を形成後、ソ−ス電極６及び
ドレイン電極７を形成する（図１（ｅ））。この際、コ
ンタクト層（ｎ+層）は、ゲ−ト電極５の先端部と同一
ないしはそれより内側に形成される。
ルー注入により、注入エネルギー２４０ｋｅＶで３×１
０13ｃｍ-2選択イオン注入し、ソ−ス・ドレイン電極用
のコンタクト層（ｎ+層）を形成後、ソ−ス電極６及び
ドレイン電極７を形成する（図１（ｅ））。この際、コ
ンタクト層（ｎ+層）は、ゲ−ト電極５の先端部と同一
ないしはそれより内側に形成される。
【００１７】この後は、従来の第１層配線を形成する工
程、層間絶縁膜形成工程、ビアホール形成工程、第２層
配線形成工程を経てＧａＡｓ ＭＥＳＦＥＴを製造す
る。
程、層間絶縁膜形成工程、ビアホール形成工程、第２層
配線形成工程を経てＧａＡｓ ＭＥＳＦＥＴを製造す
る。
【００１８】本発明によるＧａＡｓ ＦＥＴと、従来の
ＧａＡｓ ＦＥＴとのサイドゲ−ト効果の差を図２に示
す。図２は、サイドゲート電圧に対するドレイン電流の
変化を示す図である。この図より、本発明によるＧａＡ
ｓ ＦＥＴは、測定範囲でサイドゲート電圧に対するド
レイン電流の急激な変化（減少）はないが、従来のＧａ
Ａｓ ＦＥＴでは、サイドゲート電圧−５Ｖで急激なド
レイン電流の減少が起きており、本発明によるＧａＡｓ
ＦＥＴがサイドゲート効果低減に対し有効であること
が分かる。
ＧａＡｓ ＦＥＴとのサイドゲ−ト効果の差を図２に示
す。図２は、サイドゲート電圧に対するドレイン電流の
変化を示す図である。この図より、本発明によるＧａＡ
ｓ ＦＥＴは、測定範囲でサイドゲート電圧に対するド
レイン電流の急激な変化（減少）はないが、従来のＧａ
Ａｓ ＦＥＴでは、サイドゲート電圧−５Ｖで急激なド
レイン電流の減少が起きており、本発明によるＧａＡｓ
ＦＥＴがサイドゲート効果低減に対し有効であること
が分かる。
【００１９】また、本発明では第１層目配線はすべてパ
ッシベーション膜の上に形成されるので、配線金属とＧ
ａＡｓ半絶縁性基板との接触がなくなるため、この部分
を介しての洩れ電流も低減する効果もある。
ッシベーション膜の上に形成されるので、配線金属とＧ
ａＡｓ半絶縁性基板との接触がなくなるため、この部分
を介しての洩れ電流も低減する効果もある。
【００２０】
【発明の効果】本発明では、ゲート電極の先端部と、活
性層領域の境界をセルフアラインにより一致させたこと
により、ソース電極から活性層を経由してドレイン電極
に流れる洩れ電流を抑えるとともに同一基板上に複数の
ＭＥＳＦＥＴを形成したときのサイドゲート効果を低減
することができた。
性層領域の境界をセルフアラインにより一致させたこと
により、ソース電極から活性層を経由してドレイン電極
に流れる洩れ電流を抑えるとともに同一基板上に複数の
ＭＥＳＦＥＴを形成したときのサイドゲート効果を低減
することができた。
【図１】本発明による半導体装置の製造方法を示す図で
あり、（ｅ）はソ−ス・ドレイン電極形成後の半導体装
置の上面図であり、（ａ）〜（ｄ）はすべて（ｅ）のＣ
−Ｃ′での断面をプロセスの順に見た図である。
あり、（ｅ）はソ−ス・ドレイン電極形成後の半導体装
置の上面図であり、（ａ）〜（ｄ）はすべて（ｅ）のＣ
−Ｃ′での断面をプロセスの順に見た図である。
【図２】本発明による半導体装置と従来の半導体装置の
サイドゲート効果を示す図である。
サイドゲート効果を示す図である。
【図３】従来の半導体装置を示す図であり、（ａ）は上
面図であり、（ｂ）は（ａ）のＡ−Ａ′での断面図、
（ｃ）は（ａ）のＢ−Ｂ′での断面図である。
面図であり、（ｂ）は（ａ）のＡ−Ａ′での断面図、
（ｃ）は（ａ）のＢ−Ｂ′での断面図である。
Claims (4)
- 【請求項１】 ゲート電極の少なくともひとつの先端部
と、活性層領域の境界とが一致していることを特徴とす
る半導体装置。 - 【請求項２】 前記の半導体装置がＧａＡｓ ＭＥＳＦ
ＥＴであることを特徴とする半導体装置。 - 【請求項３】 基板表面にパッシベーション膜を形成
し、該パッシベーション膜上にフォトリソグラフィでフ
ォトレジストをゲ−ト電極パタ−ンに形成し、該フォト
レジストのゲ−ト電極パタ−ンによりゲ−ト電極部分の
該パッシベーション膜を除去後、該パッシベーション膜
除去部分にイオン注入を行なって活性層を形成し、該基
板表面全面にゲート金属を蒸着し、リフトオフ法により
該フォトレジストおよび余分のゲ−ト金属を除去するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 前記の半導体装置がＧａＡｓ ＭＥＳＦ
ＥＴであることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17901991A JPH053213A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17901991A JPH053213A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053213A true JPH053213A (ja) | 1993-01-08 |
Family
ID=16058692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17901991A Pending JPH053213A (ja) | 1991-06-25 | 1991-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053213A (ja) |
-
1991
- 1991-06-25 JP JP17901991A patent/JPH053213A/ja active Pending
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