JPH0439773B2 - - Google Patents
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- Publication number
- JPH0439773B2 JPH0439773B2 JP58146320A JP14632083A JPH0439773B2 JP H0439773 B2 JPH0439773 B2 JP H0439773B2 JP 58146320 A JP58146320 A JP 58146320A JP 14632083 A JP14632083 A JP 14632083A JP H0439773 B2 JPH0439773 B2 JP H0439773B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- lift
- layer
- gate metal
- concentration region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、シヨツトキゲート型FET
（MESFET）の製造技術、特に、セルフアライメ
ント構造のガリウムひ素MESFETの製造に利用
して有効な技術に関するものである。
（MESFET）の製造技術、特に、セルフアライメ
ント構造のガリウムひ素MESFETの製造に利用
して有効な技術に関するものである。
ガリウムひ素（GaAs）はシリコンに代わる次
世代の半導体材料であるといわれている。それ
は、GaAsの電子移動度がシリコンに比べて大き
く、しかもGaAs自体が半絶縁性で素子間分離が
容易であるなどという材料面での利点を有してい
るからである。
世代の半導体材料であるといわれている。それ
は、GaAsの電子移動度がシリコンに比べて大き
く、しかもGaAs自体が半絶縁性で素子間分離が
容易であるなどという材料面での利点を有してい
るからである。
GaAsを基板とした集積回路においては、
MESFET構造が主として用いられる。高速な
MESFETを得ようとする場合、ゲート・ソース
間およびゲート・ドレイン間の寄生直列抵抗が問
題となる。
MESFET構造が主として用いられる。高速な
MESFETを得ようとする場合、ゲート・ソース
間およびゲート・ドレイン間の寄生直列抵抗が問
題となる。
この寄生直列抵抗を低域しFETを高速化する
には、ゲートとソースおよびドレインとの間を自
己整合的に形成することが有効である（以上、た
とえば、「日経エレクトロニクス」、1982年11月８
日号、p105〜127、特にp120〜122参照）。
には、ゲートとソースおよびドレインとの間を自
己整合的に形成することが有効である（以上、た
とえば、「日経エレクトロニクス」、1982年11月８
日号、p105〜127、特にp120〜122参照）。
〔発明の目的〕
この発明の目的は、MESFETにおけるゲート
とソースおよびドレインとの間を自己整合的に形
成しうるセルフアライン技術を提供することにあ
る。
とソースおよびドレインとの間を自己整合的に形
成しうるセルフアライン技術を提供することにあ
る。
この発明の他の目的は、絶縁基板の一面に形成
された半導体層に、イオン打込みによる打込み深
さの差を利用することによつて、低濃度領域と高
濃度領域とを形成するようにした技術を提供する
ことにある。
された半導体層に、イオン打込みによる打込み深
さの差を利用することによつて、低濃度領域と高
濃度領域とを形成するようにした技術を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規
な特徴は、この明細書の記述および添付図面から
明らかになるであろう。
な特徴は、この明細書の記述および添付図面から
明らかになるであろう。
この出願において開示される発明のうち代表的
なものの概要を簡単に説明すれば、下記のとおり
である。
なものの概要を簡単に説明すれば、下記のとおり
である。
すなわち、この発明の代表例では、配線をリフ
トオフ処理によつて形成するが、そのためのリフ
トオフ材料層をイオン打込みに対するマスクとし
ても利用し、絶縁基板の一面に形成されたGaAs
半導体層に対し、ソースおよびドレインとなる高
濃度領域と、ゲート下の低濃度領域とを形成する
ようにしている。それによつて、ゲートとソース
およびドレインとの間を自己整合的に形成すると
いう目的を達成するものである。
トオフ処理によつて形成するが、そのためのリフ
トオフ材料層をイオン打込みに対するマスクとし
ても利用し、絶縁基板の一面に形成されたGaAs
半導体層に対し、ソースおよびドレインとなる高
濃度領域と、ゲート下の低濃度領域とを形成する
ようにしている。それによつて、ゲートとソース
およびドレインとの間を自己整合的に形成すると
いう目的を達成するものである。
以下、この発明の内容を第１図〜第５図に示し
た実施例に基づいて具体的に説明する。
た実施例に基づいて具体的に説明する。
（第１図を参照して）
まず、サフアイヤなどの絶縁基板１の一面に
GaAs単結晶薄膜からなる半導体層２を形成し、
その上に二酸化シリコン膜３１およびシリコンナ
イトライド膜３２からなるリフトオフ材料層３を
全体的に堆積する。リフトオフ材料層３の主体は
下層の二酸化シリコン膜３１であり、その膜３１
の厚さはリフトオフの必要上かなり厚い。しか
し、リフトオフ材料層３は、それを通して下層の
半導体層２にイオン打込みが可能な厚さをもつて
いることも必要であり、それら両者の兼ね合いか
らその厚さが定まる。
GaAs単結晶薄膜からなる半導体層２を形成し、
その上に二酸化シリコン膜３１およびシリコンナ
イトライド膜３２からなるリフトオフ材料層３を
全体的に堆積する。リフトオフ材料層３の主体は
下層の二酸化シリコン膜３１であり、その膜３１
の厚さはリフトオフの必要上かなり厚い。しか
し、リフトオフ材料層３は、それを通して下層の
半導体層２にイオン打込みが可能な厚さをもつて
いることも必要であり、それら両者の兼ね合いか
らその厚さが定まる。
（第２図を参照して）
ついで、通常のホトエツチングによつて、リフ
トオフ材料層３のうち、ゲートを形成すべき部分
を選択的に除去する。この場合、上層の膜３２を
マスクとして下層の膜３１をサイドエツチするこ
とにより、エツチング端部にひさし構造４を形成
する。このひさし構造４は、後で行なうリフトオ
フを容易にし、またゲートとソースおよびドレイ
ンとの間の電気的シヨートを確実に防止するとい
う好ましい機能を有するものである。
トオフ材料層３のうち、ゲートを形成すべき部分
を選択的に除去する。この場合、上層の膜３２を
マスクとして下層の膜３１をサイドエツチするこ
とにより、エツチング端部にひさし構造４を形成
する。このひさし構造４は、後で行なうリフトオ
フを容易にし、またゲートとソースおよびドレイ
ンとの間の電気的シヨートを確実に防止するとい
う好ましい機能を有するものである。
（第３図を参照して）
部分的なリフトオフ材料層の形成後、基板１上
の半導体層２に対し、Ｎ型不純物たえばシリコン
を全体的にイオン打込み法によつて導入する。こ
の際、主として打込みエネネルギーを制御するこ
とによつて、打込みイオンが、ゲート部では大部
分が不地の絶縁基板１に達するようにするととも
に、ゲート以外のその他の場所では半導体層２中
になるようにする。したがつて、このようなイオ
ン打込みおよびそれに続くアニール処理により、
リフトオフ材料層３下の半導体層２の部分２１が
N+型の高濃度領域、露出しているゲートを形成
すべき部分２２がN-型の低濃度領域とそれぞれ
なすことができる。
の半導体層２に対し、Ｎ型不純物たえばシリコン
を全体的にイオン打込み法によつて導入する。こ
の際、主として打込みエネネルギーを制御するこ
とによつて、打込みイオンが、ゲート部では大部
分が不地の絶縁基板１に達するようにするととも
に、ゲート以外のその他の場所では半導体層２中
になるようにする。したがつて、このようなイオ
ン打込みおよびそれに続くアニール処理により、
リフトオフ材料層３下の半導体層２の部分２１が
N+型の高濃度領域、露出しているゲートを形成
すべき部分２２がN-型の低濃度領域とそれぞれ
なすことができる。
（第４図を参照して）
次に、スパツタリング法などのような高指向性
の堆積方法によつてゲート用金属材料（たとえ
ば、白金あるいは白金シリサイド）を堆積する
と、前記ひさし構造４によりゲート用金属材料５
は段切れを伴なつて形成される。したがつて、リ
フトオフ材料層３をエツチングすることによつ
て、ゲート用金属材料５のうち、層３上に付着し
ていた部分を層３とともに除去（リフトオフ）
し、N-型の領域２２上にのみゲート用金属材料
５を残すことができる。この部分的なものがゲー
ト金属膜５１となる。
の堆積方法によつてゲート用金属材料（たとえ
ば、白金あるいは白金シリサイド）を堆積する
と、前記ひさし構造４によりゲート用金属材料５
は段切れを伴なつて形成される。したがつて、リ
フトオフ材料層３をエツチングすることによつ
て、ゲート用金属材料５のうち、層３上に付着し
ていた部分を層３とともに除去（リフトオフ）
し、N-型の領域２２上にのみゲート用金属材料
５を残すことができる。この部分的なものがゲー
ト金属膜５１となる。
（第５図を参照して）
その後、ホトエツチングにより素子以外の部分
のN+型の領域２１を選択的に除去した後、全面
にCVD法によつて二酸化シリコンなどからなる
パシベーシヨン膜６を形成する。そして、膜６に
接続用の穴７をあけてから、公知の真空蒸着およ
びホトエツチングの各技術によつてソース電極８
１、ドレイン電極８２およびゲート引出し電極
（図示せず）、ならびに素子間の配線（図示せず）
を形成し、GaAs MESFETを完成する。
のN+型の領域２１を選択的に除去した後、全面
にCVD法によつて二酸化シリコンなどからなる
パシベーシヨン膜６を形成する。そして、膜６に
接続用の穴７をあけてから、公知の真空蒸着およ
びホトエツチングの各技術によつてソース電極８
１、ドレイン電極８２およびゲート引出し電極
（図示せず）、ならびに素子間の配線（図示せず）
を形成し、GaAs MESFETを完成する。
MESFETのゲートとソースおよびドレインと
の間をセルフアライン化しているので、前記寄生
直列抵抗を低減してデバイスを高速化することが
できる。そして、特に配線形成のためのリフトオ
フ材料層をイオン打込みに対するマスクとしても
利用しているので、比較的に簡易なプロセスとな
るという効果が得られる。
の間をセルフアライン化しているので、前記寄生
直列抵抗を低減してデバイスを高速化することが
できる。そして、特に配線形成のためのリフトオ
フ材料層をイオン打込みに対するマスクとしても
利用しているので、比較的に簡易なプロセスとな
るという効果が得られる。
以上この発明者によつてなされた発明を実施例
に基づき具体的に説明したが、この発明はそれに
限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもな
い。たとえば、ゲート材料としてはタングステン
またはタングステンシリサイド等を用いてもよ
い。また、Ｎ型不純物としてイオン打込みするも
のはシリコン以外のものを用いてもよい。
に基づき具体的に説明したが、この発明はそれに
限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもな
い。たとえば、ゲート材料としてはタングステン
またはタングステンシリサイド等を用いてもよ
い。また、Ｎ型不純物としてイオン打込みするも
のはシリコン以外のものを用いてもよい。
この発明は、GaAsデバイスに限らず
MESFETのセルフアライン技術として広範に利
用することができる。なお、この発明は
MOSFETへの適用も可能である。
MESFETのセルフアライン技術として広範に利
用することができる。なお、この発明は
MOSFETへの適用も可能である。
第１図〜第５図はこの発明の一実施例を工程順
に示す断面図である。 １…絶縁基板、２…半導体層、３…リフトオフ
材料層、４…ひさし構造、５…ゲート用金属材
料、５１…ゲート金属膜、６…パシベーシヨン
膜、７…穴、８１…ソース電極、８２…ドレイン
電極。
に示す断面図である。 １…絶縁基板、２…半導体層、３…リフトオフ
材料層、４…ひさし構造、５…ゲート用金属材
料、５１…ゲート金属膜、６…パシベーシヨン
膜、７…穴、８１…ソース電極、８２…ドレイン
電極。
Claims (1)
- 【特許請求の範囲】 １ 次の各工程からなる、シヨツトキゲート型
FETの製造方法。 (A) 絶縁基板の一面に形成された半導体層の表面
上、ゲートを形成すべき部分以外をリフトオフ
材料層で被う工程。 (B) イオン打込みによる打込み深さの差を利用す
ることによつて、前記リフトオフ材料層下の半
導体層の部分を高濃度領域、ゲートを形成すべ
き部分の半導体層の部分を低濃度領域とそれぞ
れなす工程。 (C) (B)工程後、ゲート用金属材料の堆積および前
記リフトオフ材料層を用いたリフトオフ処理に
よつて、前記低濃度領域の部分にのみゲート用
金属材料を残す工程。 (D) (C)工程で部分的に残したゲート用金属材料を
ゲート金属膜、その両側に位置する前記高濃度
領域の各部分をソースおよびドレインとして電
極および配線を形成する工程。 ２ 前記リフトオフ材料層は、上下二層膜からな
り、上層の膜が下層のサイドエツチ処理に対する
マスクとなりうる特許請求の範囲第１項に記載の
シヨツトキゲート型FETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146320A JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146320A JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038883A JPS6038883A (ja) | 1985-02-28 |
| JPH0439773B2 true JPH0439773B2 (ja) | 1992-06-30 |
Family
ID=15404998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146320A Granted JPS6038883A (ja) | 1983-08-12 | 1983-08-12 | ショットキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038883A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337701A (ja) * | 1986-07-31 | 1988-02-18 | Nippon Dengiyou Kosaku Kk | 複合形帯域阻止ろ波器 |
| WO2007072247A2 (en) * | 2005-12-22 | 2007-06-28 | Koninklijke Philips Electronics N.V. | An improved lift-off technique suitable for nanometer-scale patterning of metal layers |
-
1983
- 1983-08-12 JP JP58146320A patent/JPS6038883A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038883A (ja) | 1985-02-28 |
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