JPH05324461A - メモリデータ制御方式、半導体記憶装置、及びマイクロコンピュータシステム - Google Patents
メモリデータ制御方式、半導体記憶装置、及びマイクロコンピュータシステムInfo
- Publication number
- JPH05324461A JPH05324461A JP4127117A JP12711792A JPH05324461A JP H05324461 A JPH05324461 A JP H05324461A JP 4127117 A JP4127117 A JP 4127117A JP 12711792 A JP12711792 A JP 12711792A JP H05324461 A JPH05324461 A JP H05324461A
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- Japan
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- memory device
- semiconductor memory
- memory
- data bus
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Abstract
(57)【要約】
【目的】 本発明の目的は、マイクロコンピュータシス
テムのデコード回路を削減することにある。 【構成】 メモリＬＳＩ２０に入力されたアドレスを当
該メモリ内でデコードし、そのデコード出力に基づいて
データバスバッファ３を制御することにより、当該メモ
リのアクセスを所定エリアに限定するようにし、そのよ
うなメモリＬＳＩが適用されるマイクロコンピュータシ
ステムにおいて、当該メモリＬＳＩの外部に本来配置さ
れるべきデコード回路を省略し、システムの簡略化を図
る。
テムのデコード回路を削減することにある。 【構成】 メモリＬＳＩ２０に入力されたアドレスを当
該メモリ内でデコードし、そのデコード出力に基づいて
データバスバッファ３を制御することにより、当該メモ
リのアクセスを所定エリアに限定するようにし、そのよ
うなメモリＬＳＩが適用されるマイクロコンピュータシ
ステムにおいて、当該メモリＬＳＩの外部に本来配置さ
れるべきデコード回路を省略し、システムの簡略化を図
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリデータ制御方式
に関し、例えばマイクロコンピュータシステムに適用し
て有効な技術に関する。
に関し、例えばマイクロコンピュータシステムに適用し
て有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータを使用したシステ
ムにおいて、当該マイクロコンピュータによってアクセ
スされるメモリは必ず必要とされる。マイクロコンピュ
ータシステムのメモリは、アドレスバス、データバスを
介してマイクロコンピュータに接続されている。メモリ
のコントロール信号は、マイクロコンピュータから出力
されたアドレスをデコード回路によってデコードして得
られる。このデコード回路は、一般的に、上位のアドレ
スよりデコードし、回路を簡素化するため単純な構成と
される。
ムにおいて、当該マイクロコンピュータによってアクセ
スされるメモリは必ず必要とされる。マイクロコンピュ
ータシステムのメモリは、アドレスバス、データバスを
介してマイクロコンピュータに接続されている。メモリ
のコントロール信号は、マイクロコンピュータから出力
されたアドレスをデコード回路によってデコードして得
られる。このデコード回路は、一般的に、上位のアドレ
スよりデコードし、回路を簡素化するため単純な構成と
される。
【０００３】尚、このようなマイクロコンピュータシス
テムについて記載された文献の例としては、昭和６１年
９月に（株）日立製作所から発行された「ＨＤ６４１８
０アプリケーションノート」があり、また、メモリのこ
とについて記載された文献の例としては、平成２年９月
に（株）日立製作所から発行された「日立ＩＣメモリデ
ータブック１」がある。
テムについて記載された文献の例としては、昭和６１年
９月に（株）日立製作所から発行された「ＨＤ６４１８
０アプリケーションノート」があり、また、メモリのこ
とについて記載された文献の例としては、平成２年９月
に（株）日立製作所から発行された「日立ＩＣメモリデ
ータブック１」がある。
【０００４】
【発明が解決しようとする課題】上記従来技術によれ
ば、マイクロコンピュータシステムにおいてメモリのデ
コード回路を簡素化すれば、デコードしたメモリマップ
も簡単になり、メモリマップが複雑になればデコード回
路も複雑になる。しかし、システム的には、メモリマッ
プが複雑になった場合でも単純な回路でデコード可能で
あることが望まれる。
ば、マイクロコンピュータシステムにおいてメモリのデ
コード回路を簡素化すれば、デコードしたメモリマップ
も簡単になり、メモリマップが複雑になればデコード回
路も複雑になる。しかし、システム的には、メモリマッ
プが複雑になった場合でも単純な回路でデコード可能で
あることが望まれる。
【０００５】本発明の目的は、簡単なシステム構成であ
るにもかかわらず、複雑なデコードを可能とする技術を
提供することにある。
るにもかかわらず、複雑なデコードを可能とする技術を
提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、半導体記憶装置に入力されたア
ドレスを当該半導体記憶装置内でデコードし、そのデコ
ード出力に基づいて当該半導体記憶装置のデータバスバ
ッファを制御することにより、当該半導体記憶装置のア
クセスを所定エリアに限定するものである。また、外部
データバスに結合されるデータバスバッファと、このデ
ータバスバッファを介して記憶データを上記外部データ
バスへ送出可能な第１メモリ部とを含んで半導体記憶装
置が構成されるとき、上記第１メモリ部と入力アドレス
を共有するとともに、予め設定されたデコード情報に従
って、上記入力アドレスをデコードする第２メモリ部
と、この第２メモリ部の出力信号に基づいて、上記デー
タバスバッファを活性化するための制御論理とを設ける
ものである。
ドレスを当該半導体記憶装置内でデコードし、そのデコ
ード出力に基づいて当該半導体記憶装置のデータバスバ
ッファを制御することにより、当該半導体記憶装置のア
クセスを所定エリアに限定するものである。また、外部
データバスに結合されるデータバスバッファと、このデ
ータバスバッファを介して記憶データを上記外部データ
バスへ送出可能な第１メモリ部とを含んで半導体記憶装
置が構成されるとき、上記第１メモリ部と入力アドレス
を共有するとともに、予め設定されたデコード情報に従
って、上記入力アドレスをデコードする第２メモリ部
と、この第２メモリ部の出力信号に基づいて、上記デー
タバスバッファを活性化するための制御論理とを設ける
ものである。
【０００９】
【作用】上記した手段によれば、半導体記憶装置に入力
されたアドレスを当該半導体記憶装置内でデコードし、
そのデコード出力に基づいて当該半導体記憶装置のデー
タバスバッファを制御することにより、当該半導体記憶
装置のアクセスを所定エリアに限定することは、そのよ
うな半導体記憶装置が適用されるマイクロコンピュータ
システムにおいて、システム構成の簡略化を達成する。
されたアドレスを当該半導体記憶装置内でデコードし、
そのデコード出力に基づいて当該半導体記憶装置のデー
タバスバッファを制御することにより、当該半導体記憶
装置のアクセスを所定エリアに限定することは、そのよ
うな半導体記憶装置が適用されるマイクロコンピュータ
システムにおいて、システム構成の簡略化を達成する。
【００１０】
【実施例】図１には本発明の一実施例であるメモリＬＳ
Ｉの構成が示される。特に制限されないが、このメモリ
ＬＳＩ２０は、公知の半導体集積回路製造技術により、
シリコンなどの一つの半導体基板に形成される。
Ｉの構成が示される。特に制限されないが、このメモリ
ＬＳＩ２０は、公知の半導体集積回路製造技術により、
シリコンなどの一つの半導体基板に形成される。
【００１１】アドレス端子５より入力されたアドレス
は、アドレスバス２を介してメモリセルＭ１とデコード
用ＲＯＭ（リード・オンリ・メモリ）セルＭ２に入力さ
れる。メモリセルＭ１は、入力されたアドレスよりアク
セス先を選び出す。また、デコード用ＲＯＭセルＭ２
は、アクセスされることにより、予め記憶されているデ
ータを出力する。ここでデコード用ＲＯＭセルＭ２に書
込まれているデータの内容が、メモリセルＭ１をイネー
ブルとする内容ならば、デコード用ＲＯＭセルＭ２の出
力４はハイレベルとなる。また、デコード用ＲＯＭセル
Ｍ２に書込まれているデータの内容が、選ばれたメモリ
セルＭ１をディスエーブルとする内容ならば、デコード
用ＲＯＭセルＭ２の出力４はローレベルとされる。この
デコード用ＲＯＭセルＭ２の出力４により選ばれたメモ
リセルＭ１が有効かどうかが、後段のアンドゲートや、
インバータを含む制御論理ＧＣで決定される。尚、図１
では、一つのデータバスバッファ３に対応する制御論理
のみが代表的に示されるが、実際には、上記データバス
バッファ３の回路数に対応する数だけ配置される。
は、アドレスバス２を介してメモリセルＭ１とデコード
用ＲＯＭ（リード・オンリ・メモリ）セルＭ２に入力さ
れる。メモリセルＭ１は、入力されたアドレスよりアク
セス先を選び出す。また、デコード用ＲＯＭセルＭ２
は、アクセスされることにより、予め記憶されているデ
ータを出力する。ここでデコード用ＲＯＭセルＭ２に書
込まれているデータの内容が、メモリセルＭ１をイネー
ブルとする内容ならば、デコード用ＲＯＭセルＭ２の出
力４はハイレベルとなる。また、デコード用ＲＯＭセル
Ｍ２に書込まれているデータの内容が、選ばれたメモリ
セルＭ１をディスエーブルとする内容ならば、デコード
用ＲＯＭセルＭ２の出力４はローレベルとされる。この
デコード用ＲＯＭセルＭ２の出力４により選ばれたメモ
リセルＭ１が有効かどうかが、後段のアンドゲートや、
インバータを含む制御論理ＧＣで決定される。尚、図１
では、一つのデータバスバッファ３に対応する制御論理
のみが代表的に示されるが、実際には、上記データバス
バッファ３の回路数に対応する数だけ配置される。
【００１２】アンド論理の条件は、デコード用ＲＯＭセ
ルＭ２の出力４の他に、負ＷＲＩＴＥ端子６、負チップ
セレクト端子７であり、各々条件が成立した場合、デー
タバスバッフア３がイネーブルとなる。データバスバッ
ファ３がイネーブルになることにより、選ばれたメモリ
セルＭ１とデータ端子８とが接続され、アクセスが可能
となる。
ルＭ２の出力４の他に、負ＷＲＩＴＥ端子６、負チップ
セレクト端子７であり、各々条件が成立した場合、デー
タバスバッフア３がイネーブルとなる。データバスバッ
ファ３がイネーブルになることにより、選ばれたメモリ
セルＭ１とデータ端子８とが接続され、アクセスが可能
となる。
【００１３】また、デコード用ＲＯＭセルＭ２の出力４
がローレベルならば、データバッファ３はアクティブと
ならず、外部から見た場合、メモリＬＳＩは、動作して
いない状態と等価とされる。負ＷＲＩＴＥ端子６は、リ
ード／ライトの状態を決める端子であり、また、負チッ
プセレクト端子７はメモリセルＭ１をセレクトするため
の信号入力端子で、この負チップセレクト端子７にはデ
ータストローブ信号などが入力される。メモリセルＭ１
は、スタティックＲＡＭや、ダイナミックＲＡＭなどと
されるが、それに限定されるものではない。さらに、デ
コード用ＲＯＭセルＭ２は、リードオンリー形のメモリ
を用いているが、スタティックＲＡＭやＥＰＲＯＭ（エ
レクトリカリ・プログラマブルＲＯＭ）を使用してもよ
い。
がローレベルならば、データバッファ３はアクティブと
ならず、外部から見た場合、メモリＬＳＩは、動作して
いない状態と等価とされる。負ＷＲＩＴＥ端子６は、リ
ード／ライトの状態を決める端子であり、また、負チッ
プセレクト端子７はメモリセルＭ１をセレクトするため
の信号入力端子で、この負チップセレクト端子７にはデ
ータストローブ信号などが入力される。メモリセルＭ１
は、スタティックＲＡＭや、ダイナミックＲＡＭなどと
されるが、それに限定されるものではない。さらに、デ
コード用ＲＯＭセルＭ２は、リードオンリー形のメモリ
を用いているが、スタティックＲＡＭやＥＰＲＯＭ（エ
レクトリカリ・プログラマブルＲＯＭ）を使用してもよ
い。
【００１４】図２には上記メモリＬＳＩ２０のメモリマ
ップが示される。図２では、８ｂｉｔデータバスの６４
ｋｂｙｔｅ空間で表現されるが、容量やデータバスサイ
ズは、それに制限されない。デコード用ＲＯＭセルマッ
プ１０は、データを１ｂｉｔとし、メモリセルＭ１と同
じアドレスが必要となる。このデコード用ＲＯＭセルＭ
２にデータを書込むことにより、メモリセルＭ１の状態
が確定される。例えばデコード用ＲＯＭセルマップ１０
のアドレス”Ｈ′００００”は、データ”１”であり、
メモリセルマップ９のアドレス”Ｈ′００００”のデー
タ１１は、外部からアドレスＨ′００００がアクセスさ
れた場合イネーブルとなる。
ップが示される。図２では、８ｂｉｔデータバスの６４
ｋｂｙｔｅ空間で表現されるが、容量やデータバスサイ
ズは、それに制限されない。デコード用ＲＯＭセルマッ
プ１０は、データを１ｂｉｔとし、メモリセルＭ１と同
じアドレスが必要となる。このデコード用ＲＯＭセルＭ
２にデータを書込むことにより、メモリセルＭ１の状態
が確定される。例えばデコード用ＲＯＭセルマップ１０
のアドレス”Ｈ′００００”は、データ”１”であり、
メモリセルマップ９のアドレス”Ｈ′００００”のデー
タ１１は、外部からアドレスＨ′００００がアクセスさ
れた場合イネーブルとなる。
【００１５】また、デコード用ＲＯＭセルマップ１０の
アドレス”Ｈ′０００２”は、データ”０”であり、メ
モリセルＭ１マップ９のアドレス”Ｈ′０００２”のデ
ータ１２は、外部からアドレスＨ′０００２がアクセス
された場合、ディスエーブルとなる。このようにしてメ
モリセルＭ１での必要なアドレスをデコード用ＲＯＭセ
ルＭ２のデータとして”１”を書込むことにより、デコ
ードが行われる。図２のメモリマップにおいて、メモリ
セルＭ１マップ９の黒塗りの部分は、デコードされてイ
ネーブルになるアドレスを示している。また、本実施例
では、１アドレスに１ｂｉｔのデコード用ＲＯＭセルＭ
２を配置しているが、デコードに必要な範囲でアドレス
を減らすことができる。例えば２５６ｂｙｔｅ単位にデ
コードが必要な場合は、下位のアドレス８本をデコード
用ＲＯＭセルＭ２に接続しなくてもデコードが可能にな
る。
アドレス”Ｈ′０００２”は、データ”０”であり、メ
モリセルＭ１マップ９のアドレス”Ｈ′０００２”のデ
ータ１２は、外部からアドレスＨ′０００２がアクセス
された場合、ディスエーブルとなる。このようにしてメ
モリセルＭ１での必要なアドレスをデコード用ＲＯＭセ
ルＭ２のデータとして”１”を書込むことにより、デコ
ードが行われる。図２のメモリマップにおいて、メモリ
セルＭ１マップ９の黒塗りの部分は、デコードされてイ
ネーブルになるアドレスを示している。また、本実施例
では、１アドレスに１ｂｉｔのデコード用ＲＯＭセルＭ
２を配置しているが、デコードに必要な範囲でアドレス
を減らすことができる。例えば２５６ｂｙｔｅ単位にデ
コードが必要な場合は、下位のアドレス８本をデコード
用ＲＯＭセルＭ２に接続しなくてもデコードが可能にな
る。
【００１６】図３には上記メモリＬＳＩ２０を含むマイ
クロコンピュータシステムの主要部が示される。このマ
イクロコンピュータシステムは、特に制限されないが、
ボード上に複数のモジュールを搭載することによって構
成される。
クロコンピュータシステムの主要部が示される。このマ
イクロコンピュータシステムは、特に制限されないが、
ボード上に複数のモジュールを搭載することによって構
成される。
【００１７】図３においてＲＡＭ１４、ＲＯＭ１５が、
上記実施例におけるメモリＬＳＩ２０に相当する。すな
わち、ＲＡＭ１４、ＲＯＭ１５は、図１のメモリセルＭ
１に相当するブロックがＲＡＭによって構成されるか、
ＲＯＭによって構成されるかの違いだけで、その他の構
成は、図１に示されるのと同様とされる。その結果、Ｃ
ＰＵ（中央処理装置）１３、ＲＡＭ１４、ＲＯＭ１５が
システムアドレスバス１６、システムデータバス１７、
及び負ＷＲＩＴＥ信号１８、負データストローブ信号１
９の各信号ラインで直接接続することにより、簡単にシ
ステムが構成される。このＲＡＭ１４とＲＯＭ１５は各
々メモリマップが重ならないように、それぞれに含まれ
るデコード用ＲＯＭにデータ（デコード情報）が書込ま
れ、配置される。そのようなデータ書込みにより、この
システムのＣＰＵ１３において使用できないマップ上の
エリアがあるとしても、１ｂｉｔ単位でその回避が可能
となる。
上記実施例におけるメモリＬＳＩ２０に相当する。すな
わち、ＲＡＭ１４、ＲＯＭ１５は、図１のメモリセルＭ
１に相当するブロックがＲＡＭによって構成されるか、
ＲＯＭによって構成されるかの違いだけで、その他の構
成は、図１に示されるのと同様とされる。その結果、Ｃ
ＰＵ（中央処理装置）１３、ＲＡＭ１４、ＲＯＭ１５が
システムアドレスバス１６、システムデータバス１７、
及び負ＷＲＩＴＥ信号１８、負データストローブ信号１
９の各信号ラインで直接接続することにより、簡単にシ
ステムが構成される。このＲＡＭ１４とＲＯＭ１５は各
々メモリマップが重ならないように、それぞれに含まれ
るデコード用ＲＯＭにデータ（デコード情報）が書込ま
れ、配置される。そのようなデータ書込みにより、この
システムのＣＰＵ１３において使用できないマップ上の
エリアがあるとしても、１ｂｉｔ単位でその回避が可能
となる。
【００１８】このように、上記実施例によれば、メモリ
ＬＳＩ２０（ＲＡＭ１４，ＲＯＭ１５）に入力されたア
ドレスを当該メモリ内でデコードし、そのデコード出力
に基づいてデータバスバッファ３を制御することによ
り、当該メモリのアクセスを所定エリアに限定するよう
にしているので、そのようなメモリＬＳＩが適用される
マイクロコンピュータシステムにおいて、当該メモリＬ
ＳＩの外部に、ＣＰＵ１３からのアドレス信号をデコー
ドするデコード回路を設ける必要がなく、それによっ
て、システムの簡略化が図られる。しかも、そのように
構成の簡略化が図られるにもかかわらず、デコード用Ｒ
ＯＭセルＭ２の記憶内容によって複雑なデコードが可能
とされる。
ＬＳＩ２０（ＲＡＭ１４，ＲＯＭ１５）に入力されたア
ドレスを当該メモリ内でデコードし、そのデコード出力
に基づいてデータバスバッファ３を制御することによ
り、当該メモリのアクセスを所定エリアに限定するよう
にしているので、そのようなメモリＬＳＩが適用される
マイクロコンピュータシステムにおいて、当該メモリＬ
ＳＩの外部に、ＣＰＵ１３からのアドレス信号をデコー
ドするデコード回路を設ける必要がなく、それによっ
て、システムの簡略化が図られる。しかも、そのように
構成の簡略化が図られるにもかかわらず、デコード用Ｒ
ＯＭセルＭ２の記憶内容によって複雑なデコードが可能
とされる。
【００１９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２０】例えば上記実施例ではボード上に複数のモ
ジュールを搭載して成るマイクロコンピュータシステム
に適用した場合について説明したが、シングルチップマ
イクロコンピュータに適用することもできる。
ジュールを搭載して成るマイクロコンピュータシステム
に適用した場合について説明したが、シングルチップマ
イクロコンピュータに適用することもできる。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータシステムに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、各種デ
ータ処理装置や、メモリシステム、マルチプロセッサシ
ステムなどに広く適用することができる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータシステムに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、各種デ
ータ処理装置や、メモリシステム、マルチプロセッサシ
ステムなどに広く適用することができる。
【００２２】本発明は、少なくともメモリセルの存在を
条件に適用することができる。
条件に適用することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、半導体記憶装置に入力されたア
ドレスを当該半導体記憶装置内でデコードし、そのデコ
ード出力に基づいて当該半導体記憶装置のデータバスバ
ッファを制御することにより、当該半導体記憶装置のア
クセスを所定エリアに限定することにより、そのような
半導体記憶装置が適用されるマイクロコンピュータシス
テムにおいて、当該半導体記憶装置の外部に本来配置さ
れるべきデコード回路が不要とされ、それによって、シ
ステムの簡素化が達成される。また、そのように簡素化
されるにもかかわらず、複雑なデコードが可能とされ
る。
ドレスを当該半導体記憶装置内でデコードし、そのデコ
ード出力に基づいて当該半導体記憶装置のデータバスバ
ッファを制御することにより、当該半導体記憶装置のア
クセスを所定エリアに限定することにより、そのような
半導体記憶装置が適用されるマイクロコンピュータシス
テムにおいて、当該半導体記憶装置の外部に本来配置さ
れるべきデコード回路が不要とされ、それによって、シ
ステムの簡素化が達成される。また、そのように簡素化
されるにもかかわらず、複雑なデコードが可能とされ
る。
【図１】本発明の一実施例である半導体記憶装置の構成
ブロック図である。
ブロック図である。
【図２】上記半導体記憶装置のメモリマップ説明図であ
る。
る。
【図３】上記半導体記憶装置が適用されたマイクロコン
ピュータシステムにおける主要部構成ブロック図であ
る。
ピュータシステムにおける主要部構成ブロック図であ
る。
２ アドレスバス ３ データバスバッファ ４ デコード用ＲＯＭセルＭ２の出力 ５ アドレス端子 ６ 負ＷＲＩＴＥ端子 ７ 負チップセレクト端子 ８ データ端子 ９ メモリセルマップ １０ デコード用ＲＯＭセルマップ １１ アドレス”Ｈ′００００”のデータ １２ アドレス”Ｈ′０００２”のデータ １３ ＣＰＵ １４ ＲＡＭ １５ ＲＯＭ １６ システムアドレスバス １７ システムデータバス １８ 負ＷＲＩＴＥ信号 １９ 負データストローブ信号 ２０ メモリＬＳＩ ＧＣ 制御論理 Ｍ１ メモリセル Ｍ２ デコード用ＲＯＭセル
Claims (3)
- 【請求項１】 半導体記憶装置に入力されたアドレスを
当該半導体記憶装置内でデコードし、そのデコード出力
に基づいて当該半導体記憶装置のデータバスバッファを
制御することにより、当該半導体記憶装置のアクセスを
所定エリアに限定するようにしたメモリデータ制御方
式。 - 【請求項２】 外部データバスに結合されるデータバス
バッファと、このデータバスバッファを介して記憶デー
タを上記外部データバスへ送出可能な第１メモリ部とを
含む半導体記憶装置において、上記第１メモリ部と入力
アドレスを共有するとともに、予め設定されたデコード
情報に従って、上記入力アドレスをデコードする第２メ
モリ部と、この第２メモリ部の出力信号に基づいて、上
記データバスバッファを活性化するための制御論理とを
含むことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置と、この
半導体記憶装置をアクセスする中央処理装置とを含んで
成るマイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127117A JPH05324461A (ja) | 1992-05-20 | 1992-05-20 | メモリデータ制御方式、半導体記憶装置、及びマイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127117A JPH05324461A (ja) | 1992-05-20 | 1992-05-20 | メモリデータ制御方式、半導体記憶装置、及びマイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324461A true JPH05324461A (ja) | 1993-12-07 |
Family
ID=14952032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127117A Withdrawn JPH05324461A (ja) | 1992-05-20 | 1992-05-20 | メモリデータ制御方式、半導体記憶装置、及びマイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324461A (ja) |
-
1992
- 1992-05-20 JP JP4127117A patent/JPH05324461A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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