JPH05324860A

JPH05324860A - シングルチップマイクロコンピュータ

Info

Publication number: JPH05324860A
Application number: JP4135105A
Authority: JP
Inventors: Atsushi Okamura; 淳岡村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-27
Filing date: 1992-05-27
Publication date: 1993-12-10
Also published as: US5442800A

Abstract

(57)【要約】【目的】汎用品である標準ＩＣを用いてパラレル入出
力ポートを簡単に実現できるシングルチップマイクロコ
ンピュータを提供すること。【構成】内部にパラレル入出力端子に相当するパラレ
ルポート用のデータレジスタ２０３，２０５，２０７，
２０９を持つ。このデータレジスタ２０３，２０５，２
０７，２０９のデータをシリアル入力ポート２１８を用
いてラッチ付きのパラレル出力付きシフトレジス２１２
に転送する。またパラレル入力付きシフトレジスタ２１
１からのパラレルなデータを、シリアル入出力ポート２
１７を介してデータレジスタ２０３，２０５，２０７，
２０９に転送する。これにより、パラレル入出力端子を
内蔵することなく、外部のシフトレジスタ２１１，２１
２を端子として用いてパラレル入出力ポートを構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータに関し、特に改良されたパラレル入出力方
式によるシングルチップマイクロコンピュータに関す
る。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、良く知られているように、演算処理装置、メモリ、
入出力装置、並びにそのインターフェース等を１チップ
の中に集積化したものである。そして、これらの装置を
同一チップ上へ集積化することにより、マイクロコンピ
ュータを用いて装置を作る場合における部品点数を減ら
すことができ、また信頼性、再現性あるいはコストの面
で非常に効率的とすることができる。

【０００３】図６に、この種のシングルチップマイクロ
コンピュータのブロック図の一例を示した。このマイク
ロコンピュータは、演算処理装置５０３、演算処理装置
５０３の実行する命令を格納するためのＲＯＭ５１０、
データを処理する時に使用する作業データを格納してお
くＲＡＭ５１２を有している。更に、チップの内外で発
生した割り込みを制御する割り込み制御回路５０４、外
部からデータを入力したり、データを出力したりするパ
ラレル入出力ポート５０６、任意の一定の時間間隔をつ
くり出すタイマ回路５０８、シングルチップマイクロコ
ンピュータを外部の資源に接続するための外部バスイン
ターフェース５１４、演算処理装置５０３に与えるクロ
ックを発振する発振回路５０２等を備えている。この
他、シングルチップマイクロコンピュータに内蔵される
入出力装置としては、シリアルポート、Ｄ／Ａコンバー
タ、Ａ／Ｄコンバータ、カウンタ等がある。また水晶発
振器５１８は、水晶発振子及びコンデンサから構成され
る。

【０００４】演算処理装置５０３は、アドレス５２７、
制御信号５２８、データ５２９等の各信号線により、Ｒ
ＯＭ５１０、ＲＡＭ５１２、割り込み制御回路５０４、
パラレル入出力ポート５０６、外部バスインターフェー
ス５１４等の各資源のアクセスを行なう。これら各資源
は、アドレスバス５１６、制御信号５１６、データバス
５１７に、アドレスバス及び制御信号のデコーダ５０
５，５０７，５０９，５１１，５１３，５１５等のイン
ターフェース回路を介して接続される。また、図で５３
０は割り込み制御回路５０４のレジスタセレクト用のア
ドレス入力、５３１は割り込み制御回路５０４のデータ
入出力、５３２はパラレル入出力ポート５０６のレジス
タセレクト用のアドレス入力、５３３はパラレル入出力
ポート５０６のデータ入出力、５３４はタイマ回路５０
８のレジスタセレクト用のアドレス入力、５３５はタイ
マ回路５０８の（入出力の）データ入出力、５３６はＲ
ＯＭ５１０に直接与えるアドレス、５３７はＲＯＭ５１
０の出力するデータ、５３８はＲＡＭ５１２に直接与え
るアドレス、５３９はＲＡＭ５１２の読み書きのデータ
入出力、５４０は外部に出力するアドレス、５４１は外
部とのやりとりに使用するデータである。

【０００５】これらの装置を内蔵したシングルチップマ
イクロコンピュータは、全ての機能端子を独立に設ける
と非常に端子数が多くなり、コスト的な面で折り合いが
つきにくい。このため、実際には、例えばパラレルポー
トとアドレス端子等がマチルプレックスされて、端子数
は６０ピン程度に収められる。このため、アドレスバス
やデータバス等を実際に使用する場合は、パラレル入出
力端子は使用不可能となってしまう。

【０００６】次にパラレル入出力ポート５０６について
説明する。パラレル入出力ポート５０６は、並列に
“０”又は“１”を入力又は出力する信号線の集まりで
ある。一般的には、信号は８ビットでまとまりを持って
いる。これは、マイクロプロセッサのデータ型が８ビッ
トの整数倍であり、このため入出力の切替えも８ビット
単位でまとめて切替えられる構成の場合が多い。但し、
１ビット毎に切替えられる構成の場合もある。このよう
な入出力の切替えは、ソフトウエアでレジスタに設定す
ることにより行われる。

【０００７】このパラレル入出力ポート５０６は、演算
処理装置５０３によってポートの状態を読み出したり、
ポートに任意の出力を設定できるレジスタとなってい
る。入力ポートまたは入出力ポートを入力に設定した場
合において、演算処理装置５０３がこのポートに対応す
るレジスタを読み出すと、８ビットのポートの“０”／
“１”の状態を読むことができる。逆に出力ポートまた
は入出力ポートを出力に設定した場合において、演算処
理装置５０３がこのポートに対応するレジスタに８ビッ
トのデータを書き込むと、ポートはその値を反映して
“０”／“１”レベルとなる。尚、出力に設定したポー
トから入力すること、あるいは逆に入力に設定したポー
トから出力することは、勿論不可能である。

【０００８】これらの機能を汎用品としてＬＳＩ化した
ものに、例えばμＰＤ８２５５がある（ＮＥＣデータ・
ブックマイクロプロセッサ／周辺ＩＡ−１１２ＨＦ
ｅｂｒｕａｒｙ１９８９Ｐを参照。）。これは、２
４（８ビット×３ポート）ビットの幅をもった汎用入出
力ポートである。またこのμＰＤ８２５５は、８ビット
のまとまり毎に入出力を変更することができる。入出力
の設定はモードレジスタを設定することで行なう。

【０００９】また、シングルチップマイクロコンピュー
タ中のパラレル入出力ポートについて解説する。シング
ルチップマイクロコンピュータに内蔵されたパラレルポ
ートは、入力専用のポート、ソフトウエアにより入出力
切替え可能なポート、及び出力専用のポートに分かれて
いる。但し、これらのポートは、ＬＳＩチップのピン数
の制限から他の機能と選択によって使用できるようにな
っている場合が多い。例えば、ＮＥＣ製のμＣＯＭ７
８Ｋ／II（ＮＥＣ電子デバイスユーザーズ・マニュア
ル μＣＯＭ７８Ｋ／II μＰＤ７８２１４８ビッ
ト・シングルチップ・マイクロコンピュータ資料番号
ＩＥＭ−５１１９Ａ（第２版）発行年月日Ｊａｎｕａ
ｒｙ１９８９Ｐ参照）では、パラレルポートに割りあ
てられたピンは、ＬＳＩを封入するパッケージのピン数
の制限により、他の機能端子と兼用となっている。この
ためパラレルポートとして使用できるピン数は、最低で
は、８本程度となってしまう。

【００１０】次に、シングルチップマイクロコンピュー
タに内蔵されるクロック同期式シリアルインターフェー
スについて説明する。この装置は、使用法によっては、
この機構と似た使用法が可能である。図７にクロック同
期式シリアルインターフェースのブロック構成図を、ま
た図８にそのタイミングをそれぞれ示した。クロック同
期式インターフェースは、通信のためのユニットであ
る。そして転送する値は、図７においてデータバス６１
０を介してパラレル入出力つきのシフトレジスタ６０９
に書かれる。この時にシリアルクロック制御回路６１４
から書き込み信号（シフトレジスタ書き込みイネーブル
信号：ＷＥ）６１２が発生する。この書き込み信号６１
２によって書き込まれた値は、制御入力６１５からの起
動信号によってクロック（シリアル制御クロック：ＳＣ
ＬＫ）６１１をつくり出す。このクロック６１１のタイ
ミングを図７にＳＣＬＫ（６１１）で示した。これがシ
フトレジスタ６０９内のデータを順次シフトし、シリア
ルデータ出力（ＳＯ）６０３から出力される。これと同
時に、シフトレジスタ６０９には、シリアルデータ入力
（ＳＩ）６０１からのデータが入力される。シフトレジ
スタ６０９のデータが転送し終った時点で、転送終了を
通知する割り込み出力信号（送受信終了割込み出力：Ｉ
ＮＴＳＣＩ）６０４が発生する。この割り込み出力信号
６０４が発生するタイミングは、図８に示した通りであ
る。また、全てのデータが転送し終った時に、クロック
６１１も停止する。図で６１３は読み出し信号（シフト
レジスタ読み出しイネーブル信号：ＲＤ）である。

【００１１】そして、この割り込み出力信号６０４をラ
ッチのイネーブルにし、ラッチつきパラレル出力つきシ
フトレジスタを接続すると、出力ポートとして使用する
ことができる。ところがこの場合、入力ポートとしては
使用できない。また転送した後のシフトレジスタのデー
タが消えてしまうこともある。

【００１２】

【発明が解決しようとする課題】ところで、集積回路の
コストを決める要因にパッケージの大きさ及びピンの数
がある。ところが、シングルチップマイクロコンピュー
タにパラレル入出力装置を含ませた場合、そのためのパ
ラレル入出力ポートはその特性上数多くのピンを必要と
する。このため、パラレル入出力装置をピンの制限から
使用できないという問題がある。

【００１３】また、汎用品のパラレル入出力インターフ
ェースを使う場合には、シングルチップマイクロコンピ
ュータの上記の端子兼用のために、アドレスやデータバ
スに割り当てられている端子をパラレルポートとして使
用できなくなる等の不都合が多い。

【００１４】本発明は、汎用品である標準ＩＣを用いて
パラレル入出力ポートを簡単に実現できるシングルチッ
プマイクロコンピュータを提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、パラレル入力つきシフトレジ
スタを入力端子に使用し又はラッチ付きパラレル出力を
もったシフトレジスタを出力端子に使用し、これら外部
のシフトレジスタをシリアル入出力端子を用いてシリー
ズに接続したものである。本発明のシングルチップマイ
クりコンピュータは更に、パラレルポートに入出力され
るデータを内部に持ち、またシリアル入出力端子と制御
信号とにより上記外部のシフトレジスタを制御するもの
である。これにより、パラレル入出力端子を内蔵する代
りに上記外部のシフトレジスタを端子として用いること
で、パラレルポートを構成することができる。上記入出
力されるデータは、内部に設けられた、パラレル入出力
端子に相当するパラレルポート用のデータレジスタに保
持される。

【００１６】即ち本発明によれば、シングルチップにパ
ラレルポート用のデータレジスタ、シリアル入出力装
置、及び制御回路を内蔵し、また外部に設けたパラレル
入力付きシフトレジスタ又はラッチ付きのパラレル出力
付きシフトレジスタを、前記データレジスタのパラレル
入出力ポートとして用いるシングルチップマイクロコン
ピュータであって、前記シリアル入出力装置は前記シフ
トレジスタにデータを転送するためのシリアル入出力ポ
ートを有し、前記制御回路は前記シフトレジスタを制御
し、前記パラレル入力付きシフトレジスタのパラレル入
力ポートから入力されたデータを前記シリアル入力ポー
トを介して前記データレジスタにシリアルに転送すると
ともに、前記データレジスタのデータを前記シリアル出
力ポートを介して前記シフトレジスタへシリアルに転送
し且つ前記データをラッチによって保持して前記ラッチ
付きのパラレル出力付きシフトレジスタからパラレル出
力することを特徴とするシングルチップマイクロコンピ
ュータが得られる。

【００１７】また本発明によれば、前記パラレル入力ポ
ートに対応するデータレジスタの読み出しアクセスに対
して、前記パラレル入力付きシフトレジスタにパラレル
データを取り込み、前記取り込んだパラレルデータを前
記シリアル入力ポートを用いてシングルチップコンピュ
ータ内部に転送するとともに、前記パラレル出力ポート
に対応するデータレジスタへの書き込みアクセスに対し
て、このデータレジスタに書き込まれたデータを前記シ
リアル出力ポートを通して転送し、前記ラッチ付きのパ
ラレル出力付きシフトレジスタにこのデータが転送され
た時にデータをパラレル出力ポートに転送することを特
徴とするシングルチップマイクロコンピュータが得られ
る。

【００１８】つまり本発明は、一つのパッケージの中に
演算処理装置と入出力装置などを集積したシングルチッ
プマイクロコンピュータにおいて、前記入出力装置の一
種であるパラレル入出力装置を集積する場合に、シング
ルチップ上にパラレルポート用のデータレジスタ、シリ
アル入出力装置、及び制御回路を有し、前記データレジ
スタに対応するパラレルな入出力端子として、外部にｎ
ビットのパラレル入力つきシフトレジスタ、又は、ｍビ
ットのラッチつきパラレル出力つきシフトレジスタ装置
を用い、前記シフトレジスタ装置にデータを転送するた
めのシリアル入出力端子、及び前記シフトレジスタ装置
を制御する制御入出力端子を有し、前記シングルチップ
内に内蔵したシリアル入出力装置のシリアル入出力端
子、及び前記シングルチップ内に内蔵した制御回路の制
御入出力端子と接続し、前記内部データレジスタへのア
クセスに対して、前記シリアル入出力装置のシリアル入
出力、及び制御信号を制御し、前記パラレル入力端子つ
きシフトレジスタのパラレル入力端子から、入力された
データを、前記外部のシフトレジスタから前記外部のシ
フトレジスタに対応する前記内部のレジスタへのシリア
ル入力を用いて転送し、前記入力データを、内部データ
レジスタに対して転送し、且つ、前記内部のレジスタの
データを前記外部シフトレジスタへのシリアル出力を用
いて転送し、前記データをラッチによって保持しパラレ
ル出力する制御を行なう回路を単一チップ上に集積した
シングルチップマイクロコンピュータである。

【００１９】また上記シングルチップマイクロコンピュ
ータにおいて、前記入出力装置の一種であるパラレル入
出力装置を、集積する場合に、パラレル入出力ポートに
対応するデータを保持するレジスタ、及び前記レジスタ
の値を、一定の順序でシリアルに入出力できる機構を同
一パッケージ内に集積し、外部にｎビットのラッチ付き
パラレル出力をもったシフトレジスタ又はパラレル入力
つきシフトレジスタを一列に接続した装置に対して、前
記シングルチップマイクロコンピュータ上にシリアル入
出力端子、及び、前記外部のシフトレジスタの制御用と
して、少なくとも、出力に設定したポートに対応する外
部のシフトレジスタへのパラレルデータロード端子、入
力に設定したポートに対応する外部のシフトレジスタへ
のパラレルデータロード端子、及び前記外部のシフトレ
ジスタのシフトクロック端子を有し、前記入力に設定し
たポートに対応する外部のシフトレジスタへのパラレル
データロード／シフト端子を制御することで、前記パラ
レル入力ポートに対応するレジスタの読み出しアクセス
に対して、前記ロード／シフト端子のロード命令によっ
て、前記外部のシフトレジスタにパラレルデータを取り
込み、前記取り込んだパラレルデータを前記ロード／シ
フト端子のシフト命令によって、前記シリアル入力端子
を用いて内部に転送し、その値を前記レジスタの読み出
す値とし、前記出力に設定したポートに対応する外部の
シフトレジスタへのパラレルデータロード端子を制御す
ることで、前記パラレル出力ポートに対応するデータを
保持するレジスタへの書き込みアクセスに対して、前記
レジスタに書き込まれたデータを前記シリアル出力端子
を通して前記外部のシフトレジスタに対して転送し、前
記内部のデータを保持するレジスタに対応するシフトレ
ジスタにデータが転送された時に、前記外部のシフトレ
ジスタへのパラレルデータロード端子のロード命令を発
生することで、内部レジスタのデータを外部のパラレル
出力端子に転送するパラレル入出力制御機構をもったシ
ングルチップマイクロコンピュータでもある。

【００２０】

【実施例】以下に本発明の実施例を図面を参照して説明
する。図１に、本発明の第１の実施例のパラレルポート
回路を示した。このパラレルポートはマイクロプロセッ
サに内蔵され、６端子（うち１端子はクロック端子）及
び、標準ＴＴＬ−ＩＣ個だけで、３２ビットのパラレル
ポートを、構成することができる。即ち図１において、
１０１は８ビット幅の双方向の内部データバス、１０２
はＰＤポート用の内部データバス１０１への８ビット幅
の出力信号、１０３はＰＤポート用の８ビット幅の出力
３ステートバッファ、１０４はＰＤポート用の出力３ス
テートバッファ１０３のイネーブル信号、１０５はＰＤ
ポート用の内部データバス１０１からの８ビット幅の入
力パス、１０６はＰＤポート用の８ビット幅データラッ
チ、１０７はＰＤポート用のデータラッチ制御信号であ
る。また１０８はＰＣポート用の８ビット幅の出力３ス
テートバッファ、１０９はＰＣポート用の内部データバ
ス１０１への８ビット幅の出力信号、１１０はＰＣポー
ト用の出力３ステートバッファ１０８のイネーブル信
号、１１１はＰＣポート用の８ビット幅のデータラッ
チ、１１２はＰＣポート用の内部データバス１０１から
の８ビット幅の入力パス、１１３はＰＣポート用のデー
タラッチ制御信号である。

【００２１】更に、１１４はＰＢポート用の８ビット幅
の出力３ステートバッファ、１１５はＰＢポート用の内
部データバス１０１への８ビット幅の出力信号、１１６
はＰＢポート用の出力３ステートバッファ１１４のイネ
ーブル信号、１１７はＰＢポート用の８ビット幅のデー
タラッチ、１１８はＰＢポート用の内部データバス１０
１からの８ビット幅の入力パス、１１９はＰＢポート用
のデータのラッチ制御信号である。１２０はＰＡポート
用の８ビット幅の出力３ステートバッファ、１２１はＰ
Ａポート用の内部データバス１０１への８ビット幅の出
力信号、１２３はＰＡポート用の出力３ステートバッフ
ァ１２０のイネーブル信号、１２４はＰＡポート用の８
ビット幅のデータラッチ、１２５はＰＡポート用の内部
データバス１０１からの８ビット幅の入力パス、１２６
はＰＡポート用のデータのラッチ制御信号である。

【００２２】また、１２７，１６８は６ビット幅で構成
される制御レジスタ、１２８は制御レジスタ１２７の書
き込み制御信号、１２９は制御レジスタ１６８への書き
込み用データ信号、１３０は各レジスタを制御するデコ
ーダ回路である。１３１はＰＤポート用２入力１出力の
８ビット幅のデータセレクタ、１３２は８ビット幅のＰ
Ｄポート読み出し線、１３３はＰＤポートの入出力切替
え制御信号、１３４はＰＤポートの入力モード設定時デ
ータ読み出し線、１３５はＰＤポートの出力モード設定
時データ読み出し線である。１３６はＰＣポート用２入
力１出力の８ビット幅のデータセレクタ、１３７は８ビ
ット幅のＰＣポート読み出し線、１３８はＰＣポートの
入出力切替え制御信号、１３９はＰＣポートの入力モー
ド設定時データ読み出し線、１４０はＰＣポートの出力
モード設定時データ読み出し線である。１４１はＰＢポ
ート用２入力１出力の８ビット幅のデータセレクタ、１
４２は８ビット幅のＰＢポート読み出し線、１４３はＰ
Ｂポートの入出力切替え制御信号、１４４はＰＢポート
の入力モード設定時データ読み出し線、１４５はＰＢポ
ートの出力モード設定時データ読み出し線である。１４
６はＰＡポート用２入力１出力の８ビット幅のデータセ
レクタ、１４７は８ビット幅のＰＡポート読み出し線、
１４８はＰＡポートの入出力切替え制御信号、１４９は
ＰＡポートの入力モード設定時データ読み出し線、１５
０はＰＡポートの出力モード設定時データ読み出し線で
ある。

【００２３】更に、１５１はシフトレジスタ１５６〜１
５９に対するパラレルデータロード信号、１５２はシフ
トレジスタ１５６〜１５９に対するデータシフト信号、
１５３は外部のシフトレジスタ１８０のデータラッチ信
号、１５４は外部のシフトレジスタ１８１へのシフト停
止信号、１５５は外部のシフトレジスタ１８１に対する
データ読み込み制御信号である。１５６はＰＤポート用
８ビット幅のパラレル入出力付きシフトレジスタ、１５
７はＰＢポート用８ビット幅のパラレル入出力付きシフ
トレジスタ、１５８はＰＣポート用８ビット幅のパラレ
ル入出力付きシフトレジスタ、１５９はＰＡポート用８
ビット幅のパラレル入出力付きシフトレジスタである。
１６０はポートが８ビット幅の時のシリアル出力データ
線、１６１はポートが１６ビット幅の時のシリアル出力
データ線、１６２はポートが３２ビット幅の時のシリア
ル出力データ線、１６３はポートが６４ビット幅の時の
シリアル出力データ線である。１６４は１ビット幅の４
入力１出力セレクタ、１６５はシリアル出力用のドライ
ブバッファ、１６６と１６７はポートサイズ８／１６／
２４／３２を示す信号、１６９と１７１はクロック信号
である。

【００２４】また、１７０はデータのシリアル入力、１
７２は出力ポート用データラッチ信号、１７３は外部シ
フトレジスタ１８１のデータホールド信号、１７４は外
部シフトレジスタ１８１のデータロード／シフト制御信
号である。１７５は入力バッファ、１７６，１７７，１
７８，１７９はそれぞれ出力バッファである。１８０は
ＴＴＬ−ＩＣの７４ＬＳ５９４から構成される出力用の
シフトレジスタ、１８１はＴＴＬ−ＩＣの７４ＬＳ１６
６から構成される入力用のシフトレジスタである。１８
２はシリアルデータ入力端子、１８３はクロック出力端
子、１８４は出力データラッチ制御出力端子、１８５は
シフトレジスタ・シフト停止制御出力端子、１８６は入
力データ読み込み制御出力端子である。尚、ＰＤポー
ト、ＰＣポート、ＰＢポート、ＰＡポートについては、
以下に説明する。

【００２５】図２に図１のパラレルポート回路を模式的
に示したブロック構成図を示す。この図２により実施例
の装置の動作を、図１と対比させつつ詳しく説明する。
本実施例では、最大３２ビット幅までの８ｎビットのパ
ラレルポートを必要に応じて実現できる内部回路に、入
力専用及び出力専用の各々８ビット、計１６ビットのパ
ラレルポートを実現する外部回路が接続されている。こ
のため内部に用意されたレジスタの内半分は使用してい
ない。パラレルポートは８ビットでまとまりを構成して
おり、この８ビットのまとまり毎に、入力／出力の切替
えができる。

【００２６】そして、各々のパラレルポートの８ビット
毎の４つのまとまりを、図２において下からＰＡポー
ト、ＰＢポート、ＰＣポート、ＰＤポートと定義する。
即ち、ＰＡポートはデータレジスタ２０９とシフトレジ
スタ２０８で構成される。また同様にＰＢポートはデー
タレジスタ２０７とシフトレジスタ２０６で、ＰＣポー
トはシフトレジスタ２０４とデータレジスタ２０５で、
ＰＤポートはデータレジスタ２０３とシフトレジスタ２
０２で、それぞれ構成される。本実施例ではＰＡポート
を入力とし、またＰＢポートを出力としており、それ以
外のＰＣポートとＰＤポートは未使用としている。

【００２７】図２において、境界線２１６から右側は外
部に接続される回路、左側は内部で構成される回路であ
る。データレジスタ２０３，２０５，２０７，２０９は
内部にあるレジスタで、データ／アドレス／制御信号の
ための内部バス２０１を通して図示しない演算処理装置
によりアクセスされる。２０２，２０４，２０６，２０
８はシフトレジスタで、外部にある入力ポート２１４や
出力ポート２１５とのデータの受渡しをシーケンシャル
に実行するための機構である。ポートサイズ可変用のス
イッチ２１０は、ポートサイズによって設定され、外部
に接続するポートサイズによって切り替わる。図示した
状態では１６ビットに設定してある。

【００２８】２１１は入力ポート２１４を構成するため
のシフトレジスタ（入力用シフトレジスタ）である。ま
た２１２は出力ポート２１５を構成するシフトレジスタ
（出力用シフトレジスタ）、２１３は出力値をラッチす
るフリップ・フロップ（Ｆ／Ｆ）から構成される出力デ
ータラッチである。また２１９は制御回路である。

【００２９】まず、出力ポートに設定したＰＢポートに
値を書き込んだ場合について解説する。演算処理装置は
内部バス２０１を通してＰＢポートのレジスタ２０７に
出力値を書き込む。このデータ書き込みによってシーケ
ンサが起動する。即ちシーケンサは、データレジスタ２
０３，２０５，２０７，２０９の値をシフトレジスタ２
０２，２０４，２０６，２０８に転送する。シフトレジ
スタ２０２，２０４，２０６，２０８に転送された値
は、順にシフトされ、シリアル出力ポート２１７を経
て、外部に接続したシフトレジスタに転送される。そし
て始めにシフトレジスタ２０６に転送されたデータがち
ょうどシフトレジスタ２１２に送られた時に、出力デー
タラッチ２１３にデータを転送する。これによって、シ
ングルチップマイクロコンピュータに内蔵されたレジス
タのデータを、シーケンシャルに外部のレジスタに転送
し、ポートの出力を設定することができる。

【００３０】次に、入力ポートに設定したＰＡポートに
値を書き込んだ場合について説明する。この場合には、
演算処理装置は書き込み時と同様に内部バス２０１を通
してレジスタ２０９を読み出す。この時、演算処理装置
からのアクセスを受けたシーケンサは、読み出すデータ
が揃うまで演算処理装置にｗａｉｔをかける。またシー
ケンサは、外部の入力用のシフトレジスタ２１１に対し
て、入力ポート２１４を読み込む信号を送る。シーケン
サは次に、入力ポート２１４からデータを読み込んだシ
フトレジスタ２１１に対して、シフト信号を発生する。
このシフト信号により、ＰＢポートのシフトレジスタ２
１２を介して、シリアル入力ポート２１８より内部のシ
フトレジスタ２０８にデータが転送される。転送された
データがシフトレジスタ２０８に転送し終った時に、シ
ーケンサはレジスタ２０９を介してバス２０１に入力デ
ータを転送する。それと同時にｗａｉｔ信号を解除し、
演算処理装置の動作を継続させる。

【００３１】図２に例示した実施例においては、シフト
レジスタ２１１と、シフトレジスタ２１２と出力データ
ラッチ２１３からなるシフトレジスタ付きラッチを、外
部に接続する構成としている。これは、標準的なＴＴＬ
−ＩＣで、入力用（２１１）に７４ＬＳ１６６、出力用
（２１２，２１３）に７４ＬＳ５９４を用いることがで
きる。これらは１６ピンＤＩＰパッケージであるため、
非常に効率的である。

【００３２】次に、図１について、図２との関係を考慮
しつつ説明する。図２におけるデータレジスタ２０９
は、図１では、データラッチ１２４，データセレクタ１
４６，出力３ステートバッファ１２０で構成されてい
る。また、図２でシフトレジスタ２０８は、図１ではシ
フトレジスタ１５９である。これらは上記のＰＡポート
を構成する。同様に、ＰＢポートに関しては、図２のデ
ータレジスタ２０５，２０６が図１のデータラッチ１１
７，データセレクタ１４１，出力３ステートバッファ１
１４，並びにシフトレジスタ１５８に相当する。またＰ
Ｃポートに関しては、図２のデータレジスタ２０５，シ
フトレジスタ２０４が図１のデータラッチ１１１，デー
タセレクタ１３６，出力３ステートバッファ１０８，並
びにシフトレジスタ１５７にそれぞれ相当する。またＰ
Ｄポートに関しては、図２のデータレジスタ２０３、シ
フトレジスタ２０２が、図１のデータラッチ１０６，デ
ータセレクタ１３１，出力３ステートバッファ１０３，
シフトレジスタ１５６にそれぞれ相当する。

【００３３】また図３は、図１においてはブロックで記
述してあるシフトレジスタ１５６，１５７，１５８，１
５９、及びデータラッチ１０６，１１１，１１７，１２
４の周辺に関して詳しく説明したもので、これは上記の
８ビットのまとまりを構成する部分の詳細な説明であ
る。まず、シフトレジスタ２０２，２０４，２０６，２
０８に対応する部分から説明する。図３において、３０
１はエッジトリガタイプのＤタイプフリップ・フロッ
プ、３０２は３入力１出力である１ビット幅のデータセ
レクタである。パラレルデータのロードを行う制御信号
３２４，データのシフトを行う制御信号３２５によっ
て、データをホールドする時の入力３０３，パラレルデ
ータをホールドする時の入力３０４，右シフト時の入力
３０５のいずれかをセレクトする。即ち、この制御信号
３２５によって、以下の表１のような動作をする。尚、
“０”，“１”は信号の倫理値を示し、また“Ｘ”はそ
の信号が“０”，“１”のいずれでも良いことを示す。

【００３４】

【表１】

【００３５】図３において点線で囲んだ１ビット構成単
位３０８は、シフトレジスタの１ビットを構成する単
位、つまりシフトレジスタの１ビット分を示す。そして
これが８ビットつながって、即ち１ビット構成単位３０
８，３０９，３１０，３１１，３１２，３１３，３１
４，３１５が、図１におけるシフトレジスタ１５６，１
５７，１５８，１５９の各々に対応する。これらが８ビ
ットつながった場合の動作は、以下の表２の通りであ
る。

【００３６】

【表２】

【００３７】次に、データレジスタ２０３，２０５，２
０７，２０９について解説する。図３において、図１の
データラッチ１２４に相当する部分が、それぞれ１ビッ
トのラッチ３１６，３１７，３１８，３１９，３２０，
３２１，３２２，３２３である。つまり、データラッチ
１２３のレジスタの１ビットは、ラッチ１個（例えばラ
ッチ３２７）で構成され、書き込まれた値をそのまま保
持できるようになっている。例えばラッチ３１６では、
ラッチ制御入力３２８が“１”の間は、ラッチデータ入
力３２９のデータが出力３１６につつ抜ける。またラッ
チ制御入力３２８が“０”の時は、このラッチ制御入力
３２８が“１”から“０”に変化した時のラッチ３２７
の値を出力し続ける。尚、図３において３３０，３３
１，３３２，３３３，３３４，３３５，３３６，３３７
は内部バス２０１に接続される。

【００３８】つまり、図１において、書き込み用に設定
したポートは、常に値をデータラッチ１０６，１１１，
１１７，１２４に保持している。この値を、シフトレジ
スタに転送した後、外部にシーケンシャルに転送する。
そして演算処理装置からの読み出しがあった場合は、上
記のデータラッチ１０６，１１１，１１７，１２４の値
をデータセレクタ１３１，１３６，１４１，１４６のい
ずれかと、出力３ステートバッファ１０３，１０８，１
１４，１２０のいずれかを通して読み出す。書き込みよ
うに設定したポートは、読み出し時はもっとも最近に書
き込まれた値を読み出し、外部に対しては動作しない。

【００３９】また、読み出し用に設定されたポートは、
演算処理装置からの読み出し動作に対して、データを外
部からシリアルデータ入力端子１８２を経由してシフト
レジスタ１５６、１５７、１５８、１５９に転送され
る。シフトレジスタ１５６、１５７、１５８、１５９に
転送した値は、データセレクタ１３１，１３６，１４
１，１４６のいずれかを経て、更に３ステートバッファ
１０３，１０８，１１４，１２０のいずれかを経て、内
部データバス１０１に出力される。書き込みの場合は、
無視される。

【００４０】図１の装置における動作タイミングを図４
に示す。この場合、パラレルポートを読み出す場合と、
パラレルポートにデータを書き込む場合で異なる動作を
する。このタイミングの解説のために、出力ポートへの
データの書き込みはＰＡポートに対して実行され、入力
ポートからのデータ読み出しは、ＰＢポートに対して行
なわれると仮定する。まず、図４の一番上にあるクロッ
ク信号（Ｃｌｋ）４０１が基準クロックで、これはシン
グルチップマイクロプロセッサの動作クロックと考えて
良い。即ち、全ての信号はこのクロックに同期して動作
する。

【００４１】また図４において、クロック信号４０１、
演算処理装置のバスに対するアクセス信号（Ｉｎｔｅｒ
ｎａｌＢｕｓ）４０２、データラッチ１０６、１１
１、１１７、１２４のラッチ信号（Ｗｒｉｔｅｒｅｇ
ｉｓｔｅｒ）４０３、外部シフトレジスタのシフト制御
信号（ＳＨＩＦＴ／ＨＯＬＤ）４０４、外部のラッチの
ラッチイネーブル信号（ＬａｔｃｈＯＵＴ）４０５、
シリアルアウト出力（ＳｅｒｉａｌＯＵＴ）４０６
は、ポートへのデータ書き込みタイミングを示す。アク
セス信号４０２は、図１では内部データバス１０１上の
データで、ＰＡポートへの書き込みアクセスに相当する
信号である。またラッチ信号４０３は、アドレスをデコ
ードして得られるポートへの書き込み制御信号である。
これと同じタイミングの信号が図１のラッチ制御信号１
２６に与えられる。

【００４２】ラッチ信号４０３が“１”レベルにある間
は、データラッチ１２４は筒抜けで、内部データバス１
０１からのデータが入力バス１２５，データラッチ１２
４を通り抜けて、シフトレジスタ１５９の入力に加えら
れる。シフトレジスタ１５９のパラレルデータを書き込
むタイミングを示す書き込みイネーブルである図３のＬ
ＯＡＤ３３１にも、ラッチ信号４０３が与えられる。こ
のアクセス信号でシーケンサが動作し、実際に持続して
あるポートのビット数分のシフト制御信号４０４を発生
する。この信号は図３のＳＨＩＦＴ／ＨＯＬＤ３３０に
与えられる。これらによって、シリアル出力からは、ポ
ートに書き込まれたデータが出力される。この様子がシ
リアル出力４０６で示した信号である。全ての信号が出
力された時にラッチ信号が発生し、外部のラッチに対し
てデータの書き込みを行なう。

【００４３】また図４において、クロック信号４０１，
外部のシフトレジスタのシフト制御信号（ＳＨＩＦＴ／
ＬＯＡＤ）４１２、外部のシフトレジスタのシフト制御
信号（ＣｌｋＩＮＨ）４０７、演算処理装置の読み出し
信号（ＲｅａｄＲｅｇｉｓｔｅｒ）４０８、演算処理
装置におけるＷＡＩＴ信号（ＩｎｔｅｒｎａｌＷａｉ
ｔ）４０９、内部バスへの出力（ＩｎｔｅｒｎａｌＢ
ｕｓ）４１０、外部からのシリアル入力（Ｓｅｒｉａｌ
Ｉｎ）４１１は、入力に設定したポートからのデータ
の読み出しタイミングを示す。シフト制御信号４０７
は、外部の入力用シフトレジスタのシフト停止制御端子
のタイミングである。シフト制御信号４０７が“１”レ
ベルになり、シフト制御信号４１２が“０”レベルの間
に、シフトレジスタのパラレル入力端子からデータを読
み込む。またシフト制御信号４１２が“１”レベルにな
った時からデータをシフトし、内部に取り込む。全ての
データが取り込まれた時に、出力４１０に示したように
ポードデータの読み出しが終了する。

【００４４】本発明の第２の実施例のパラレルポート回
路を図５に示した。図において、８０１はデータ／アド
レス／制御信号のための内部バス、８０２はＰＤポート
用のシフトレジスタ、８０３はＰＤポート用のデータレ
ジスタ、８０４はＰＣポート用のシフトレジスタ、８０
５はＰＣポート用のデータレジスタ、８０６はＰＢポー
ト用のシフトレジスタ、８０７はＰＢポート用のデータ
レジスタ、８０８はＰＡポート用のシフトレジスタ、８
０９はＰＡポート用のデータレジスタである。また、８
１０はポートサイズ可変用のスイッチ、８１１は外部に
接続する入力用のシフトレジスタ、８１２は外部に接続
する出力用のシフトレジスタ、８１３は出力データラッ
チ、８１４は入力ポート、８１５は出力ポート、８１６
は境界線であり境界線８１６の左側が内部、８１７はデ
ータ転送用のシリアル出力ポート、８１８はデータ転送
用のシリアル入力ポート、８１９は全体を制御する制御
回路、８２０は入力ラッチ信号、８２１は出力ラッチ信
号、８２２はクロック信号（シフトクロック）である。

【００４５】この第２の実施例のパラレルポート回路に
おける、上記第１の実施例との異なる部分は次の通りで
ある。まず、第２の実施例において制御信号は出力ラッ
チ信号８２１、入力ラッチ信号８２０、並びにクロック
信号８２２の合計３本である。そしてこれらの制御信号
により、内部のシフトレジスタ８０８，８０６と外部の
シフトレジスタ８１１，８１２の間でデータを循環さ
せ、また外部のポートのデータと内部のレジスタのデー
タの値を同じに保つように制御する。更に読み出し及び
書き込みアクセスは、内部レジスタに対してのみ行なわ
れる。

【００４６】

【発明の効果】以上のように構成される本発明のシング
ルチップマイクロコンピュータによれば、４ピンで、８
ビット以上の入出力ポートを構成することができる。例
えば、６４ビットの入出力ポートを構成する場合に、従
来のシングルチップマイクロコンピュータでは６４ピン
を必要とする。これは、パッケージのピンを数多く消費
する。パッケージの多ピン化は限界があり、多ピンパッ
ケージはＬＳＩのコストも押し上げる。このため、シン
グルチップマイクロコンピュータにパラレルポートを内
蔵するのは限界があり、従って６４ビット以上のパラレ
ルポートは内蔵が不可能に近い。これに対し、本発明の
シングルチップマイクロコンピュータでは、入出力ポー
トを構成するために必要なピン数を大幅に削減できるた
め、このような６４ビット以上のパラレルポートでも適
用可能である。

【００４７】また、シングルチップマイクロコンピュー
タはその種類によってポートの数が固定的に決まってお
り、このポート数以上のポート必要な場合は、条件を満
たす種類のものを選択するか、条件を満たす組合せをも
ったシングルチップマイクロコンピュータなければ外部
にパラレル入出力ポートを増設する必要がある。そし
て、更に多くのパラレルポートが必要でこれを外部に付
加する場合でも、本発明のシングルチップマイクロコン
ピュータに係わるパラレル入出力ポートを用いれば、標
準の１６ピンＤＩＰのＴＴＬ（入力用７４Ｌ５９７、出
力用：７４ＬＳ５９４）を８個を、外部に付加するだけ
でよい。これに対し、従来のＬＳＩ、ＳＳＩを用いて構
成した場合には、４０ピンＤＩＰのＭＯＳ−ＬＳＩ８
２５５を３個、及びアドレスデコーダなどインターフェ
ース用のＳＳＩを４〜５個が必要となる。

【００４８】このように、本発明のシングルチップマイ
クロコンピュータでは、ポート数の自由度が大きく、ま
た外部に付加すべき他の回路が大幅に簡略化できて面積
及びコストの面で有利となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のシングルチップマイク
ロコンピュータの要部の回路の説明図である。

【図２】図１の回路を模式的に表した説明図である。

【図３】図１の回路におけるシフトレジスタ部分の詳細
な説明図である。

【図４】図１の回路の動作タイミング図を示した説明図
である。

【図５】本発明の第２の実施例のシングルチップマイク
ロコンピュータの要部の回路を模式的に示した説明図で
ある。

【図６】シングルチップマイクロコンピュータの説明図
である。

【図７】シングルチップマイクロコンピュータに使用さ
れるクロック同期シリアルインターフェースの説明図で
ある。

【図８】図７のクロック同期シリアルインターフェース
の動作タイミングの説明図である。

【符号の説明】

１０２，１０９，１１５，１２１出力信号１０３，１０８，１１４，１２０出力３ステートバ
ッファ１０４，１１０，１１６，１２３イネーブル信号１０５，１１２，１１８，１２５入力パス１０７，１１３，１１９，１２６ラッチ制御信号１２８書き込み制御信号１２９書き込み用データ信号１３１データセレクタ１３２，１３７，１４２，１４７読み出し線１３３入出力切替え制御信号１３４，１３５，１３９，１４０，１４４，１４５，１
４９，１５０データ読み出し線１３６，１４１，１４６データセレクタ１３８，１４８入出力切替え制御信号１４３出力切替え制御信号１５１パラレルデータロード信号１５２データシフト信号１５３データラッチ信号１５４シフト停止信号１５５データ読み込み制御信号１６０，１６１，１６２，１６３シリアル出力デー
タ線１６４４入力１出力セレクタ１６５ドライブバッファ１６６，１６７信号１６９，１７１クロック信号１７０シリアル入力１７２データラッチ信号１７３データホールド信号１７４データロード／シフト制御信号１７５入力バッファ１７６，１７７，１７８，１７９出力バッファ１８２シリアルデータ入力端子１８３クロック出力端子１８４出力データラッチ制御出力端子１８５シフト停止制御出力端子１８６入力データ読み込み制御出力端子２０１内部バス２１０スイッチ２１６境界線２１７シリアル出力ポート２１８シリアル入力ポート３０１Ｄタイプフリップ・フロップ３０２データセレクタ３０３，３０４信号線３０５入力３０６パラレル出力３０８，３０９，３１０，３１１，３１２，３１３，３
１４，３１５１ビット構成単位３１６，３１７，３１８，３１９，３２０，３２１，３
２２，３２３ラッチ３２４，３２５，３３８制御信号３２６クロック３２７ラッチ３２８ラッチ制御入力３２９ラッチデータ入力３３０，３３１，３３２，３３３，３３４，３３５，３
３６，３３７，３３８内部バス３３９データセレクタ３４０出力３ステートバッファ３４１出力バッファ制御入力５０５，５０７，５０９，５１１，５１３，５１５
デコーダ６０１シリアルデータ入力６０２シリアル入出力同期クロック出力６０３シリアルデータ出力６０４割り込み出力信号６０５入力バッファ６０６，６０７，６０８出力バッファ６０９シフトレジスタ６１０データバス６１１シリアル制御クロック６１２書き込み信号６１３読み出し信号６１６Ｄタイプフリッフ・フロップ８０１内部バス８１０スイッチ８１６境界線８１７シリアル出力ポート８１８シリアル入力ポート８２０入力ラッチ信号８２１出力ラッチ信号８２２クロック信号

Claims

【特許請求の範囲】

【請求項１】シングルチップにパラレルポート用のデ
ータレジスタ、シリアル入出力装置、及び制御回路を内
蔵し、また外部に設けたパラレル入力付きシフトレジスタ又は
ラッチ付きのパラレル出力付きシフトレジスタを、前記
データレジスタのパラレル入出力ポートとして用いるシ
ングルチップマイクロコンピュータであって、前記シリアル入出力装置は前記シフトレジスタにデータ
を転送するためのシリアル入出力ポートを有し、前記制御回路は前記シフトレジスタを制御し、前記パラレル入力付きシフトレジスタのパラレル入力ポ
ートから入力されたデータを前記シリアル入力ポートを
介して前記データレジスタにシリアルに転送するととも
に、前記データレジスタのデータを前記シリアル出力ポ
ートを介して前記シフトレジスタへシリアルに転送し且
つ前記データをラッチによって保持して前記ラッチ付き
のパラレル出力付きシフトレジスタからパラレル出力す
ることを特徴とするシングルチップマイクロコンピュー
タ。
【請求項２】前記パラレル入力ポートに対応するデー
タレジスタの読み出しアクセスに対して、前記パラレル
入力付きシフトレジスタにパラレルデータを取り込み、
前記取り込んだパラレルデータを前記シリアル入力ポー
トを用いてシングルチップコンピュータ内部に転送する
とともに、前記パラレル出力ポートに対応するデータレジスタへの
書き込みアクセスに対して、このデータレジスタに書き
込まれたデータを前記シリアル出力ポートを通して転送
し、前記ラッチ付きのパラレル出力付きシフトレジスタ
にこのデータが転送された時にデータをパラレル出力ポ
ートに転送することを特徴とする請求項１記載のシング
ルチップマイクロコンピュータ。