JPH02239357A

JPH02239357A - コンピュータインターフェイス

Info

Publication number: JPH02239357A
Application number: JP1379090A
Authority: JP
Inventors: Steven P Davies; スチーブン・ピー・デイビース; William A Richards; ウイリアム・エー・リチャーズ
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1989-01-27
Filing date: 1990-01-25
Publication date: 1990-09-21
Anticipated expiration: 2011-02-21
Also published as: JPH0816892B2; CA2007052A1; EP0380105A2; DE69032184T2; DE69032184D1; ES2113847T3; EP0380105B1; AU627543B2; AU4883990A; EP0380105A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明はデジタル信号処理装置に関し、特に信号プロ
セッサとそれに接続される外部ハードウエアの入出力転
送を実行するシステムに用いられるコンピュータインタ
ーフエイスに関する。

（従来の技術）最近のベクトル及びスカラ算術リアルタイム動作は、信
号処理システムにおいて要求される重要な要素である。

しかし、しばしばこの要求には、信号処理システムのサ
イズ、重量、能力、冷却に関する厳しい物理的制限が伴
う。従来、信号プロセッサの設計者は、競合する要求の
中で妥協しなければならず、そのため多くの場合設計さ
れるプロセッサは、適切な能力以下のプロセッサであっ
た。

（発明が解決しようとする課題）従来の信号プロセッサの性能は、約５Ｍヘルツの比較的
低速システムクロツクレートのために制限され、又１６
ビット不動点データについての動作容量に制限された。

このような従来の信号プロセッサに関する不動点動作制
限は、多くの応用分野において重要となった。多くの信
号処理アルゴリズムは、数学的なコンピュータ処理を必
要とする。この処理は広いダイナミックレンジを有し、
３２ビット浮動点処理を必要とする。

モジュラ（ｍｏｄｕｌｅｒ）信号プロセッサをネットワ
ークする能力によって、システムは効果的に広範囲の応
用に合致することができる。多くの信号プロセッサは、
ネットワークに関する能力に限界がある。

この発明によって、様々な種類の通信プロトコルが、信
号処理システムの動作に重要な要素となるハードウエア
構成要素間において、制御及びデータ信号を効果的に伝
送するハードウエアを実現できる。

（課題を解決するための手段）信号プロセッサと外部装置間の様々の通信プロトコルを
用いて、制御及びデータ信号を効果的に転送するコンビ
ュータインターフエイスを提供するために、この発明は
、単一シリアルポートと４つの構成可能なパラレルポー
トを含む、複数のデータ及び信号転送部より構成される
。第１パラレルポートは又、信号プロセッサと外部装置
間のデータ信号と同様に、制御信号対によって構成され
る。

第２パラレルポートは、信号プロセッサと外部装置間の
データ信号を結合するように構成され、第１及び第２パ
ラレルポートは、第１及び第２ポートの結合されたデー
タバス（ｄａｔａｐａｔｈ）を有するデータバスを供給
するために、選択的に結合することができる。同様に、
第３及び第４パラレルポートは、信号プロセッサと外部
装置間のデータ信号を結合するように構成することがで
き、これら２つのポートは、第３及び第４ポートの結合
されたデータバスを有するデータバスを供給するために
選択的に結合することができる。

第１インターフエイス・コントローラは、シリアルポー
ト及び第１パラレルポートに接続され、このコントロー
ラは外部装置と信号プロセッサ間に供給された制御信号
を処理する。第１及び第２パラレルポートが結合するこ
ととによっても制御信号を転送することができる。マル
チプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）は、各パラレル
ポートと、所定サイズのデータバスを有する複数のデー
タバスの間に接続され、このサイズは信号プロセッサ内
で用いられるデータバスとコンパチブル（ｃｏｍｐａｔ
ｉｂｌｅ）である。マルチプレクサは、外部装置と信号
プロセッサ間のデータｆコ号を、２つのデータバスに関
して選択的に結合する。

第２インターフェイス・コントローラは、信号プロセッ
サからの信号を受信するマルチプレクサに接続され、マ
ルチプレクサに信号を供給し、外部装置と信号プロセッ
サ間のデータ信号の転送を制御する。

コンピュータ・インターフエイスの動作速度を増加する
ために、この発明は又、シリアルポート及び第１パラレ
ルポートに接続される公路を供給する。この凹路は、パ
ラレルバスモードの際に、制御に基づくトライステート
バッファとデータバスを制御する。このパラレルバスモ
ードは、トライステートバッファの動作速度を犠牲にす
ることなく、オープンコレクタ特性を供給する。

（実施例）第１図はこの発明の主旨に従って、コンピュータ・イン
ターフェイス１１を導入する信号プロセッサのブロック
図である。信号ブロッサ１０は、従来の表現を用いると
、コンピュータ・インターフエイス１１を説明するため
の周辺状況を提供すると説明される。第１図に示される
信号プロセッサ１０は、４つの主要部分より成り、即ち
：１／Ｏとして説明される入出力部、ＣＰＵとして説明
される中央処理部、ＡＥＯ及びＡＥＩとして説明される
２つの演算要素である。

特に、入出力部は構成可能な複数の入出力ポートを供給
するコンピュータ・インターフエイス１１を含む。コン
ピュータ・インターフェイス１１は、データバス１２ａ
，１２ｂによって、データを格納するために用いられる
２つのデータ格納メモリ１３ａ，１３ｂと、２つのマル
チプライヤ１４ａ，１４ｂに接続され、又、データを基
に動作する２つのレジスタ・論理演算部２０ａ１２０ｂ
に接続される。一般にデータ格納メモリ１３ｇ，１３ｂ
は、この分野で良く知られる方法を用いて、メモリスペ
ースを保護するために、所定の形式でデータを格納する
。

制御コードを格納するために用いられる制御格納メモリ
１５は、制御格納バス１６を介して、演算要素コントロ
ーラ１７、マルチプライア１４ａ１１４ｂ及び２つのレ
ジスタ・論理演算部２０ａ５２０ｂに接続される。マイ
クロ格納メモリ１８は、演算要素コントローラ１７に接
続され、マイクロコード命令を格納するために用いられ
る。このマイクロコード命令はデータ格納メモリ１３ａ
１１３ｂ，？ルチプレクサ１４ａ，１４ｂ，及びレジス
タ中論理演算部２０ａ，２０ｂによって用いられる。

プロセッサ１０は主に次のように機能する。プロセッサ
１０により処理される信号は、外部インターフエイス部
１１を介して受信され、データ格納メモリ１３ａ１１３
ｂに格納される。マイクロコード命令はマイクロ格納メ
モリ１８に格納される。このマイクロコード命令はプロ
セッサの演算要素の処理パラメータ及び、どのステップ
が演算要素ＡＥＯ、ＡＥ１によって実行されるかを限定
する。アプリケーションプログラムは、制御格納メモリ
１５に格納される。このアプリケーションプログラムは
、マイクロコード命令に対するボインタと、コンピュー
タ処理の間に演算要素によって用いられるプログラマプ
ルな係数、及び論理要素からの結果を処理するための中
間データより構成される演算要素コントローラ１７は、
マイクロコードが実行されデータが処理されるようにす
るアプリケーションプログラムを実行する。演算要素Ａ
ＥＯＳＡＥＩはパラレル・バイブライン処理を実行し、
演算要素コントローラの制御の基に一般に知られるｈ“
法により、マイクロコード命令に従ってデータを処理す
る。

制御パラメータは制御格納メモリ１５からマルチプライ
ア１．４ａ，１４ｂ及びレジスタ◆論理演算部２０ａ，
２０ｂ，データ格納メモリ１３ａ，１３ｂからのデータ
は、演算要素コントローラ１７の制御の基に一般に知ら
れる方法によって、論理要素ＡＥＯ、ＡＥＩによって処
理される。

第２図は、第１図に示されるコンビュータ・インターフ
ェイス１１の詳細なブロック図である。

コンピュータ・インターフエイス１１はシリアル制御ポ
ート１２０及び４つのパラレルポート１２２、１２４、
１２６、１２８を含む。各パラレルポートは実質的に同
様に構成され、夫々１６のデータ信号ライン及び４つの
制御ラインを自゛する。シリアルポート１２０及び第１
パラレルポート１２２は、外部装置と信号プロセッサ１
０の間の制御信号を転送するために用いられる。

シリアルポート１２０及び第１パラレルポート１２２は
、第１インターフエイス・コントローラ１３０に接続さ
れる。第１インターフエイス・コントローラ１３０の入
力は　信号プロセッサ１０の演算要素コントローラ１７
に接続される。第１インターフエイス・コントローラ１
３０は又テストコントローラ１３４に接続され、テスト
コントローラ１３４は、信号プロセッサ１０の動作テス
トをするために用いられる。第２インターフエイス・コ
ントローラ１３２の入力は、第１インターフェイスφコ
ントローラ１３０と同様に演算要素コントローラ１７に
接続される。第２インターフエイス・コントローラ１３
２は又、一般的な方法によってマルチプレクサ１３６即
ちデータ転送ネットワークに接続され、その４つの人力
は夫々パラレルポート１２２、１２４、１２６、１２８
に接続され、２つの出力ポートは信号プロセッサｌＯの
データバス１２ａ，１２ｂに接続される。

コンピュータ・インターフェース１１は様々の通信プロ
トコルを導入する。これらプロトコルはシリアルプロト
コルを含み、このシリアルプロトコルによって、１つの
外部装置と１６までの信号プロセッサ１０の間の通信が
可能となる。

ソナー及びレーダソナーから信号プロセッサ１０へのデ
ータ転送、及び信号プロセッサ１０からデータプロセッ
サ又はディスプレイ又は格納装置への効果的なデータ転
送のためにセンサープロトコルが採用される。このセン
サープロトコルは１６ビット又は３２ビットモードで動
作することができ、１６ビットデータバス１４２を使用
する。

このセンサーモードに於いて、１６ビット及び３２ビッ
トのデータ転送を達成するために、データは任意の１つ
又は４つの１６ビットバスの選択された組み合わせを用
いて転送することができる。

同期プロトコルを用いる信号処理バス制御も又使用する
ことができる。このプロトコルは、ｆＪ号プロセッサ間
のデータ転送に役立つ。信号処理バス制御は、１６ビッ
トデータバス１４２を使用し１６ビット又は３２ビット
七ードで動作することができる。この信号プロセッサバ
スモードに於いて、１６ビット及び３２ビットのデータ
転送を達成するために、データは任意の１つ又は４つの
１６ビットバスの選択された組み合わせを用いて転送す
ることができる。この発明に於いて、パラレルポートＡ
及びＢ　１２２、１２４は一緒にすることができ、パラ
レルポートＣ及びＤ　１２６、１２８を一緒にすること
ができが、このような構成は、信号プロセッサ１０に於
いてこれらを構成する目的にのみ必要とされる。他の応
用に於いて特定の適用が発生した場合、当業者は他のポ
ートを一緒にすることができるものである。

このバスコントロールに於いては、パラレルボ−｝１２
２、１２４、１２６、１２８の各入力に供給されるトラ
イステート・バッファの制御を導入する回路の利点を利
用する。第３ａ図はこの発明の構成によるトライステー
トバッファを示す。

この構成はバッファ・アンプ１５０及び、電圧源とアン
プ１５０のデータ出力間に接続されるプルアップ抵抗１
５２を含む。入力データ信号及びデータイネーブル信号
は、第３ａ図に示される方法でアンブ１５０に供給され
る。

トライステート制御体系は次のように動作する。

データ入力信号は１クロックの間、高電圧レベル（“１
”）が先行及び後行し、データラインを駆動し、各転送
の後、及び前は既知の状態にする。

抵抗１５２はライン・ターミネート抵抗であり、駆動電
圧レベルが既知の値“１″を保持するように選択される
。しかし、プルアップ抵抗１５２及び駆動電圧レベルは
、一般にトライステートのラインをハイレベルに駆動す
るのに十分速く、オープンコレクタ・バッファが可能で
ある。ｍ３ｂ乃至３ｆ図は、第３ａ図に示す回路の動作
を示すタイミング図であるが、これらの図は自明であり
、当業者にとって十分理解できるものである。

次の表】ａ乃至表３ｄは、各ポートについての全てのパ
ラメータを定義し、制御信号定義、各ポートに割り付け
られた制御信号の定義、メッセージ形式、エラー処理、
有効外部機能（ＥＸＦｓ）をも含む。

構　　成１６ビットバス３２ビットバスｌＢビットセンサ入カモード構　　成１６ビットセンサ出力モード３２ビットセンサ入力モード３２ビットセンサ出力モード構　　成１６ビットバス３２ビットバス１６ビットセンサ入力モード１８ビットセンサ出力モード３２ビットセンサ入力モード３２ビットセンサ出力モード表１ａ　ポートＡ制御信号の定義ＣＯＮＴＳＩＧＡ（３）　　ＣＯＮＴＳＩＧＡ（２）　
　ＣＯＮＴＳＩＧＡ（１）ＢＩＤＪ，　　　　ＤＡＴＡ
ＶＪ　　　ＢＩＤＶＡＩＪ，ＢＩＤＪ，　　　　ＤＡＴ
ＡＶＪ，　　　ＢＩＤＶＡＬユＳＹＮＣユ　　　ＡＣＬ
Ｌ　　　　ＶＳＰＥＮＪ，ＣＯＮＴ’ｌ；ＩＧＡ（のＣＬＫＣＬＫＤＡＴＡＶＬＬ表１ａ　ポートＡ制御信号の定義（続き）ＣＯＮＴＳＩ
ＧＡ（３）　　ＣＯＮＴＳＩＧＡ（２）　　ＣＯＮＴＳ
ＩＧＡ（１）　　−ＣＯＮＴＳＩＧ＾（のＳＹＮ（Ｊ，
　　　　ＤＡＴＡＶＪ，　　　ＶＳＰＥＮＪ，　　　Ｄ
ＡＴＡＲ（ＬＬＳＹＮＣ　Ｌ　　　　ＡＣＫＪ，ＶＳＰ
ＥＮＪ，　　　ＤＡＴＡＶＪ．ＳＹＮＣＪ，　　　　Ｄ
ＡＴＡＶＪ　　　ＶＳＰＥＩＪＪ，　　　ＤＡＴＡＲＱ
Ｊ，表１ｂ　ポートＢ制御信号の定義ＣＯＮＴ’３１ＧＢ（３）　　ＣＯＮＴＳＩＧＢ（２）
　　ＣＯＮＴＳＩＧＢ（１）ＢＩＤＪ，　　　　ＤＡＴ
ＡＶＪ，　　　ＢＩＤＶＡＬユｎ／ａ　　　　　ｎ／ａ
　　　　　ｎ／ａＳＹＮＣＪ，　　　　ＡＣＫＪ，　　
　　ＶＳＰＥＮ−ＬＳＹＮＱＪ，　　　　ＤＡＴＡＶＪ
　　　ＶＳＰＥｌｊＬソースのｇｄｄｒ（３）　　　ソ
ースのｇｄｄｒ（２）　　　ソースのｘｄｄｔ（１）出
力先のｘｄｄｒ（３）　　’＃！ｋのｌｄｄｔ（２）　
　　出力先のｇｄｄｒｍＣＯＮＴＳＩＧＢ（０）ＣＬＫｎ／ａＤＡＴＡＶＪ，ＤＡＴＡＲＣｌ上ソースのｘｄｄｒ（０）劾知ａｄｄ＋（０）構　　成１６ビットバス３２ビットバス１６ビットセンサ入力モード１６ビットセンサ出力モード構　　成３２ビットセンサ入力モード３２ビットセンサ出力モード構　　成１６ビットバス３２ビットバス１Ｂビットセンサ入力モード１６ビットセンサ出力モード３２ビットセンサ入力モード３２ビットセンサ出力モード表１０　ポートＣ制御信号の定義ＣＯＮＴＳＩＧＣ（３）　　ＣＯＮＴＳＩＧＣ（２）　
　ＣＯＮＴＳＩＧＣ（１）ＢＩＤ，，−Ｌ　　　　ＤＡ
ＴＡＶＪ，ＢＩＤＶＡＬ，−ＬＢＩＤＪ，　　　　ＤＡ
ＴＡＶＪ，ＢＩＤＶＡＬＪＳＹＮＣ−Ｌ　　　　ＡＣＫ
−Ｌ　　　　ＶＳＰＥＮＪ．ＳＹＮＣＪ，　　　　ＤＡ
ＴＡＶ　Ｌ　　　ＶＳＰＥＮ−ＬＣＯＮＴＳＩＧＣ（０
）ＣＬＫＣＬＫＤＡＴＡＶ　ＬＤＡＴＡＲ（ＬＬ表１ｃ　ポートＣ制御信号の定義（続き）ＣＯＮＴＳＩ
ＧＣ（３）　　ＣＯＮＴＳＩＧＣ（２）　　ＣＯＮＴＳ
ＩＧＣ（１）　　ＣＯＮＴ’３１０Ｃ（０）ＳＹＮＣ　
Ｌ　　　　ＡＣＫＪ　　　　ＶＳＰＥＮ−Ｌ　　　ＤＡ
ＴＡＶユＳＹＮＣＪ，　　　　ＤＡＴＡＶＬＬ　　　　
ＶＳＰＥＮＪ表１ｄ　ポートＤ制御信号の定義ＣＯＮＴＳＩＣＤ（３）　　ＣＯＮＴＳＩＧＤ（２）　
　ＣＯＮＴＳＩＧＤ（１）ＢＩＤＪ，　　　　ＤＡＴＡ
ＶＪ，　　　ＢＩＤＶＡＩＪ，ｎ／ａ　　　　　ｎ／ａ
　　　　　ｎ／ａＳＹＮＣ　Ｌ　　　　ＡＣＫＪ　　　
　ＶＳＰＥＮ−ＬＳＹＮＣ−Ｌ　　　　ＤＡＴＡＶ　Ｌ
　　　ＶＳＰＥＮ　Ｌソースのｘｄｄｒ（３）　　　ソ
ースのａｄｄｔ（２）　　　ソースのａｄｄｒ（１）劾
紳ａｄｄ＋（３）　　助知ａｄｄ＋（２）　　助劫ａｄ
ｄｒｍＤＡＴＡＩ？Ｑ−ＬＣＯＮＴＳＩＧＤ（０）ＣＬＫｎ／ａＤＡＴＡＶ−ＬＤＡＴＡＲｃＬＬソースのａｄｄｒ（０）助頽ａｄｄｒ（０）シリアルポート１２０は制御及びデータ転送ポート。こ
のポートは次の制御及びデータ信号を有する。

表２ａ　シリアルポートの説明シリアルポート１２０は、シリアル・パケット（ｐａｃ
ｋｅｔ）メッセイジ・フォーマットを採用する。シリア
ルポート・エラー処理は転送は終結され、定義されてい
ない、即ち無効のＥＸＦが発生した場合、ＩＮＴＲ　　
ＲＱ　　Ｌが主張される。

制御要素は信号プロセッサ１ｏのステータスを読み、エ
ラータイプを決定しなければならない。有効ＥＸＦ　ｓ
は、ＩＮＴＲＳＬＤＡＴ及びＭＡＩＬを除く全てを一含
む。

１６ビット及び３２ビットバスモードに於いて、ポート
Ａ（１６ビット）及びポートＡＢ　（３２ビット）は、
制御及びデータ転送ポートとして動作する。全てのポー
トはデータ転送ポートとして動作する。しかし、他の応
用に於いて全ポートの構成は、制御及びデータ転送ポー
トに使用することができる。

表２ｂ　パラレルポートの説明信号：ＣＬＫＢＫＤＶＡＬ　　ＬＤＡＴＡＶ　　ＬＢＩＤ　　ＬＤＰＯＲＴＡ　（１５：　Ｏ）ＤＰＯＲＴＢ　（１５：　Ｏ）ＤＰＯＲＴＣ　（１　５：　Ｏ）ＤＰＯＲＴＤ　（１５：　０）ＤＰＯＲＴＡＢ　（３１　：　０）ＤＰＯＲＴＣＤ　（３１　：　０）１６ビット及び３２全でのパラレルポート１２８はバケツトメッする。パラレルポート行われる。即ち、バケ的装置は、“ＡＣＫ／をソース装置へ送りがワーク・カウント（ｄｉａｇｏｎａｌ）形式二制御制御制御制御データデータデータデータデータデータ方向：　　説　明二両方向　クロック両方向　送信要求期間脊効両方向　データ有効両方向　命令ライン両方向　データ両方向　データ両方向　データ両方向　データ両方向　データ両方向　データットバスモードに於いて、２２、１２４、１２６、一ジフォーマットを使用エラー処理は次のようにト転送が完了した後、目ＡＫステータスワード″ す。ステータスワードラー　ダイアゴナルリティエラ−　ＰＩＦＯオーバーフロー、又は定義されていない即ち無効ＥＸＦ
の場合、転送は受信されず、他の場合に所定転送は受信
される（Ａ　Ｃ　Ｋ）。ＮＡＫが受信された場合、ソー
ス装置は７回までそのパケットを再転送し、全部で８回
転送が試みられる。更に転送に失敗し、（ソース装置が
信号プロセッサの場合）コンピュータステータスワード
に“ポート出力エラー　を設定する。ソースが転送の途
中にバスの衝突を検出した場合、その転送は失敗し、再
び転送が行われる。バスがマスタレス（ｍａｓｔｅｒｌ
ｅｓｓ）状態になった場合、回復シーケンスを起動する
ことができる。ポートＡ及びポートＡＢが制御ポートの
場合、全てのＥＸＦ　ｓが有効である；他の場合、ＬＤ
ＡＴ，ＭＡＩＬ及びＰＯＲＴのみが有効である。

ＬＤＡＴ及びＭＡＩＬはポートＢ，ＣＳＤ，ＣＤに対し
て有効ＥＸＦｓである。前記表に記載された送信権要求
、送信要求期間、及び送信要求ライン信号に関して、こ
の事柄は、信号処理技術の分野で良く知られている事柄
である。参考文献；Ｃｏｍｐｕｔｅｒ　　　Ｎｅｔｗｏ
ｒｋｓ，ｂｙＡｎｄｒｅＷ　　　Ｓ．Ｔａｎｅｎｂａｕ
ｍ，２９６ページ、題名”Ａ　　Ｂｉｔ　　ＭａｐＰｒ
ｏｔｏｃｏｌ，　　　　ＰｒｅｎｔｉｃｅＨａｌｌ，１
９８６．に記載されてあるタイム・スライス命令技術を
この発明のインターフェイス部に使用することができる
。

１６ビットセンサモードに於いて、パラレルポートは人
力又は出力データ転送ポートとして動作する。方向欄に
各々示される入力及び出力について、次の信号が適用さ
れる。

表２ｃ　パラレルポートの説明−１６とットセンサ入カ
モード信号：ＤＡＴＡＶ　　ＬＶＳＰＥＮ　　ＬＡＣＫ　　ＬＳＹＮＣ　　ＬＤＰＯＲＴＡ　（１５：　０）ＤＰＯＲＴＢ　（１５　：　０）ＤＰＯＲＴＣ　（１５　：　０）ＤＰＯＲＴＤ　（１５　：　０）形式：　方向二制御入力制御入力制御出力制御人力データ　入　力データ　入力データ　入　力データ　入力説　　明：データ使用可能信号処理可能データアノリッジ同　　期データデータデータデータ表２ｄ　パラレルポートの説明−１６ビットセンサ出力
モード信号：　　　　　　　　　　形式二　方向：　　
説　明：ＤＡＴＡＲＱ　　Ｌ　　　　　制　御　入力　
データ要求ＶＳＰＥＮ　　Ｌ　　　　　　　制　御　入
　力　信号処理可能ＤＡＴＡＶ　　Ｌ　　　　　　制　
御　出　力　データ使用可能ＳＹＮＣ　Ｌ　　　　制御
出力同　期ＤＰＯＲＴＡ　（１　５　：　０）　　データ出力デー
タＤＰＯＲＴＢ　（１５　：　Ｏ）　　データ出力デー
タＤＰＯＲＴＣ　（１５　：　０）データ出力データＤ
ＰＯＲＴＤ　（１　５　：　０）　　データ出力データ
１６ビットセンサーモードに於いて、全てのパラレルポ
ート１２２、１２４、１２６、１２８は、メッセージ・
フォーマットのみのデータを使用する。パラレルポート
・エラー処理は、プロトコルエラーが発生した場合、そ
の転送は失敗しそのポートはアイドル状態に置かれ、コ
ンピュータインターフェース　ステータスワードに”ポ
ート・シンク・ハンドシェークエラー　フラグが設定さ
れる。ＥＸＦ　ｓは適用できない。

３２ビットセンサモードに於いて・、以下の方向欄に各
々示される入出力モードに於いて、次の信号が適用され
る。

表２ｅパラレルポートの説明−３２とットセンサ入カモード信
号：ＤＡＴＡＶ　　ＬＶＳＰＥＮ　　ＬＡＣＫ　　ＬＳＹＮＣ　　ＬＡＤＤＲＢ　（３：０）ＡＤＤＲＤ　（３：　Ｏ）ＤＰＯＲＴＡＢ　（３１　：　０）ＤＰＯＲＴＣＤ　（３１　：０）形式二　力向：制御人力制御入力制御出力制御入力データ　入力データ　入　力データ　入力データ　入力説　　明：データ使用可能信号処理可能データアクノリッジ同期ソース装置アドレスソース装置アドレスデータデータ表２ｆパラレルポートの説明−３２ビットセンサ出力モード信
号：ＤＡＴＡＲＱ　　ＬＶＳＰＥＮ　　ＬＤＡＴＡＶ　　［，ＳＹＮＣ　　ＬＡＤＤＲＢ　（３：　０）ＡＤＤＲＤ　（３　：　０）ＤＰＯＲＴＡＢ　（３１　：　Ｏ）ＤＰＯＲＴＣＤ　（３１　：０）形式二制御制御制御制御データデータデータデータ方向二入力入力出力出力出力出力出力出力説　　明：データ要求信号処理可能データ使用可能同期出力先アドレス出力先アドレスデータデータ１６ビットパラレルポートのように、エラー処理及び外
部機能は同様である。

次の表３ａ乃至３ｄは、コンピュータ・インターフェー
ス１１に関する全ての外部機能を説明する。

注（１）コントロールポートがシリアルの場合、ＩＮＴ
Ｒ−ＲＱ，Ｌ信号は、アクティブになり、ＣＥ＃は割込
み（ｉｎｔｅｒｒｕｐｔ）を解読するために、ステータ
ス（ＲＳＴＡ）をリードしなければならない。

注（２）制御ポートがパラレルの場合、ＩＭＴＲ　　Ｅ
ＸＦは２つのデータワードによってＣＥに転送される。

滓管１ト　いい　　一　　（’ｆ’ｊＯＱＮＱ　　　−　　ｆ　　　（）　　　一呻２＋ｉひ注（１）ＩＮＴＲは信号プロセッサから演算制御要素に
、パラレル制御ポートを介してのみ転送される。

ネームコードＬＭＢＰＬＤＢＰＲＳＴＡＲＭＰ　ＣＲＣＳＣＲＤＳＣＲＢＭＫＲＤＢＫＬＭＳ　ＣＬＣＳＣＬＤＣＯＬＤＣＩＲＣＭＳＲＣＣＳＲＣＤＯＲＣＤ　１表３Ｃ　レジスタＥＸＦ　ｓ説　　　　　明データ応　答応答　ステート　　ポートワード　形　　
式　ワード　ラン　ホルト　制御　データロードＭＳブ
レークポイントロードＤＳ／ＣＳブレークポイントリードステータスリードＭＰＣリードＣＳＡＣ／ＣＰリードＤＳＡＣ／ＤＳＳＲリードＭＳブレークポイントリードＤＳ／ＣＳブレークポイントロードＭＳ制御口−ドＣＳ制御ロードＤＳＯ制御ロードＤＳ１制御リードＭＳ制御リードＣＳ制御リードＤＳＯ制御リードＤＳ１制御ＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴｙｅＳｙｅＳｎＯｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳ表３ｄテストＥＸＦ　ｓネームコード説　　　　明ＳＣＮＬＳＣＮＳＴＥＳＴＳＯＵＴＷＴＭＳＷＴＣＳＷＴＤＯＷＴＤＩＲＴＭＳＲＴＣＳＲＴＤＯＲＴＤ　１スキャンインロングパススキャンインショートバステスト開始スキャンアウトライトテストＭＳライトテストＣＳライトテストＤＯライトテストＤ１リードテストＭＳリードテストＣＳリードテストＤＯリードテストＤ１データ応　答応答　ステート　　ポートワード　形　　
式　ワード　ラン　ホルト　制御　データＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴＣＤＡＴｖａｒ．ｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳｙｅＳ以上説明された実施例は、この発明の原則を用いて実現
される数多くの実施例の中の１つである。

この発明の範囲を越えることなく、当業者によって他の
多数の構成が実施できるのは明らかである。

（発明の効果）この発明によって、新方式の改良されたコンピュータ・
インターフェースを提供することができる。即ち、信号
プロセッサと外部装置間に於いて、様々の通信プロトコ
ルを用いて、制御及びデータを転送する効果的信号プロ
セッサ・インターフェースを提供することができる。こ
のコンピュータ・インターフェースは、ｆｉｌ−シリア
ルポート及び４つの構成可能のパラレルポートを含むデ
ータ及び信号の複数の転送ポートを備える。更にコンピ
ュータ・インターフェースの動作速度を増加させるため
に、トライステート駆動速度を有しオープンコレクタ特
性を供給する１６ビットバスモードの動作時に於いて、
この発明はシリアルおよび第１パラレルポートに接続さ
れたデータバス及びトライステート・バッファを制御す
る回路を提供する。

【図面の簡単な説明】

第１図は、この発明によるコンピュータ・インターフェ
イスを導入した信号プロセッサのブロック図、第２図は
第１図のコンピュータ・インターフエイスを示す詳細ブ
ロック図、第３ａ乃至３ｆ図は第２図のコンピュータ・
インターフエイスのトライステートバッファを制御する
回路を、それらのタイミング図に従って説明する図であ
る。１１・・・インターフェース、１３ａ・１３ｂ・・・デ
ータ格納メモリ、１４ａ・１４ｂ・・・マルチプレクサ
、１５・・・制御格納メモリ、１７・・・コントローラ
、１８・・・マイクロ格納メモリ、２０ａ・２０ｂ・・
・レジスタ・論理演算部、１３０・・・第１インターフ
ェース・コントローラ、１３６・・・マルチプレクサ。出願人代理人　弁理士　鈴江弐ひ

Claims

【特許請求の範囲】１、シリアル入力ポート（１２０）及び制御信号出力ポ
ート（１３８）間の制御信号を結合するためのシリアル
制御ポート手段（１３０）と、第１パラレル入力ポート
（１２２）及び制御信号出力ポート（１３８）間の制御
信号を結合し、及び第１パラレル入力ポート（１２２）
及び出力ポート間の制御信号を結合するための第１パラ
レルポート手段と、第２入力ポート（１２４）及び出力ポート間のデータ信
号を結合するための第２パラレルポート手段と、及びシリアル及び第１パラレルポート間に接続され、第１及
び第２入力ポート（１２２、１２４）と前記出力ポート
間のデータ信号を制御及び選択的に結合するための転送
及び制御手段（１３０、１３６）、とを具備することを特徴とするコンピュータ・インター
フェース（１１）。２、インターフェース（１２ａ）が、所定のパラレル転
送モードで使用されオープンコレクタ特性を提供するる
場合、制御対象のトライステートバッファとデータバス
を制御するための手段を更に具備することを特徴とする
請求項１記載のコンピュータ・インターフェース（１１
）。３、第１パラレル入力ポート（１２２）及び制御信号出
力ポート（１３８）間の制御信号を両方向に転送し、及
び第１パラレル入力ポート（１２２）と前記データ出力
ポート間の制御信号を両方向に転送するための第１　１
６ビットパラレルポート、及び第２パラレル入力ポートと（１２４）と前記データ出力
ポート間のデータ信号を両方向に転送するための第２　
１６ビットパラレルポートを含む第２パラレルポート手
段、を更に具備することを特徴とする請求項１記載のコンピ
ュータ・インターフェース（１１）。４、前記転送及び制御手段（１３０、１３６）は、前記入力ポート（１２２）と前記出力ポート間の３２ビ
ットデータバスを提供するために、選択された１６ビッ
トパラレルポートを選択的に結合するための選択手段（
１３０、１３６）であることを更に特徴とする請求項３
記載のコンピュータ・インターフェース（１１）。５、前記転送及び制御手段（１３０、１３６）は、前記入力ポート（１２２、１２４）と前記出力ポート間
の前記第１及び第２パラレルポート手段に使用される結
合されたデータ経路を有するデータ経路を提供するため
の第１及び第２パラレルポート手段を選択的に結合する
ための手段（１３０、１３６）であることを更に特徴と
する請求項３記載のコンピュータ・インターフェース（
１１）。６、信号プロセッサと外部装置間のインターフェースを
更に提供し、それらの間の制御信号及びデータ信号を転
送するためのインターフェースであり、前記信号プロセッサと外部装置間の制御信号を結合する
ように適合されたシリアル制御ポート手段（１３０）と
、前記信号プロセッサと外部装置間の制御信号を転送する
ために構成される第１パラレルポート（１２２）と、前
記信号プロセッサと外部装置間の制御信号を転送するよ
うに構成された第２パラレルポート（１２４）を含む第
１パラレルポート手段と、前記第１及び第２パラレルポ
ート（１２２、１２４）は、それら前記第１及び第２パ
ラレルポート（１２２、１２４）の結合されたデータ経
路を有するデータ経路を提供するように選択的に構成で
き、前記信号プロセッサと外部装置間の制御信号を転送する
ように構成された第３パラレルポート（１２６）と、前
記信号プロセッサと外部装置間の制御信号を転送するよ
うに構成された第４パラレルポート（１２８）を含む第
２パラレルポート手段と、前記第３及び第４パラレルポ
ート（１２６、１２８）は、それら前記第３及び第４パ
ラレルポート（１２６、１２８）の結合されたデータ経
路を有するデータ経路を提供するように選択的に構成で
き、前記シリアル及び第１パラレルポート（１２０、１２２
）に接続され、前記外部装置と信号プロセッサ間に於い
て転送される制御信号を処理するための第１インターフ
ェース・コントローラ（１３０）と、前記パラレルポート（１２２、１２４、１２６、１２８
）の各々と、これらパラレルポート（１２２、１２４、１２６、１２８）のデータ経路サイ
ズより大きい所定サイズのデータ経路を有する複数のデ
ータバス（ＤＳ０、ＤＳ１）に各々接続され、２つのデ
ータバス（ＤＳ０、ＤＳ１）を介して、前記信号プロセ
ッサと前記外部装置間のデータ信号を選択的に結合する
ためのマルチプレクサ（１３６）、及び前記マルチプレクサ（１３６）に接続され、前記信号プ
ロセッサから信号を受信し、前記マルチプレクサに前記
信号を供給し、前記外部装置と前記信号プロセッサ間の
データ信号の転送を制御するための第２インターフェー
ス・コントローラ（１３２）、を更に具備することを特徴とする請求項１記載のコンピ
ュータ・インターフェース（１１）。