JPH053252A

JPH053252A - 半導体集積回路装置

Info

Publication number: JPH053252A
Application number: JP3151587A
Authority: JP
Inventors: Shinobu Yabuki; 忍矢吹
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-24
Filing date: 1991-06-24
Publication date: 1993-01-08
Also published as: KR930001418A

Abstract

(57)【要約】【目的】（Ａ）ＡＳＩＣにおいて、高速回路動作を図
る。（Ｂ）ＡＳＩＣにおいて、高集積度化を図る。（Ｃ）ＡＳＩＣにおいて、回路動作上の信頼性を向上す
る。【構成】ＡＳＩＣにおいて、高速回路動作が行われるマ
クロセル７，８，１０のベーシックセル１２又は１３内
の結線を第１層目配線１９で行うとともに、第２方向に
配列されるベーシックセル間を第１層目配線１９で結線
し、第１方向に配列されるベーシックセル間を第２層目
配線２１で結線する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＡＳＩＣ（Ａpplication Ｓpecific Ｉnte
grated Ｃircuit又はＡpplication Ｓpecific Ｓtandar
d Ｐroduct：特定用途向けＩＣ）に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】ＡＳＩＣの設計概念に含まれるスタンダ
ードセル方式を採用する半導体集積回路装置は、コンピ
ュータを利用した自動配置配線システム（ＤＡ:Ｄesign
Ａutomation）の支援に基づき、設計開発が行われる。
スタンダードセル方式は、一般的に、予じめ最適な設計
がなされた複数種類のマクロセル（機能回路ブロック）
を自動配置配線システムに登録し、必要に応じていくつ
かのマクロセルを配置し、このいくつかのマクロセル間
を相互に結線する方式である。したがって、スタンダー
ドセル方式を採用する半導体集積回路装置は、設計開発
期間が短く、集積密度並びに回路性能が比較的高い特徴
を有し、多品種、少量生産に適している。

【０００３】この種の方式を採用する半導体集積回路装
置として、高い集積密度及び高速回路動作を可能とする
技術が例えば下記の文献において報告されている。１９
８９年、シーアイシーシー（ＣＩＣＣ：Ｃustom Ｉn
tegrated Ｃircuits Ｃonference)、８.２項、「０.８
μｍ１.４ＭＴｒ．ＣＭＯＳＳＯＧ based on Ｃolumn
Ｍacro-cell」。

【０００４】この技術に報告される半導体集積回路装置
は、２層配線構造が採用され、互いに離隔して同一の第
１方向に延在する２本の第１層目電源電圧配線及び第１
層目基準電圧配線、互いに離隔して第１方向と直交する
第２方向に延在する２本の第２層目電源電圧配線及び第
２層目基準電圧配線の夫々が配置される。つまり、第１
層目電源電圧配線、第１層目基準電圧配線、第２層目電
源電圧配線、第２層目基準電圧配線の夫々の電源配線は
格子状に配置される。

【０００５】この格子状に配置された電源配線で周囲を
規定され囲まれた各々の領域内には複数個の繰返しの基
本回路パターンとなるベーシックセル（単位セル）が配
置される。ベーシックセルは複数個直列に接続されたｐ
チャネルＭＯＳＦＥＴ(Ｍetal Ｏxide Ｓemiconductor
Ｆield Ｅffect Ｔransistor）及び複数個直列に接続さ
れたｎチャネルＭＯＳＦＥＴつまり複数個のＣＭＯＳ
(Ｃomplemantary ＭＯＳ）で構成される。ベーシックセ
ルの複数個のｐチャネルＭＯＳＦＥＴ、複数個のｎチャ
ネルＭＯＳＦＥＴのいずれのゲート長方向も、第２層目
電源電圧配線、第２層目基準電圧配線の夫々の延在方向
（第２方向）に一致して配置される。

【０００６】前記ベーシックセル内に配置された複数個
のＭＯＳＦＥＴ間の結線（ベーシックセル内配線）は第
１層目信号配線で行われる。ベーシックセル内に配置さ
れた複数個のＭＯＳＦＥＴへの電源の供給は第２層目電
源電圧配線、第２層目基準電圧配線のいずれかを主体と
して供給される。

【０００７】隣接するベーシックセル間は、ベーシック
セル内の結線として使用した第１層目信号配線を利用
し、それと一体に構成された（同一配線層の）第１層目
信号配線で結線される。このベーシックセル間を結線す
る第１層目信号配線は、第２層目電源電圧配線、第２層
目基準電圧配線のいずれに対しても別の独立な配線層に
形成されるので、これらを横切る方向に延在できる。ま
た、第１層目信号配線は、それと同一配線層に第１層目
電源電圧配線及び第１層目基準電圧配線が配置されるの
で、第２方向には延在できない。つまり、ベーシックセ
ル間は第１方向にのみ結線でき、この第１方向に複数個
のベーシックセルを組合せて所定の論理機能を有するマ
クロセルが構成できる。

【０００８】前述のベーシックセル間の結線に際して
は、ベーシックセル内の結線に使用する第１層目信号配
線と一体に構成された第１層目信号配線を使用するの
で、第２層目信号配線を配置しかつ第２層目信号配線と
の接続を行う領域、所謂配線チャネル領域を介在しな
い。つまり、前述の技術に報告された半導体集積回路装
置は、マクロセル内のベーシックセル間の配線チャネル
領域を廃止し、この配線チャネル領域が存在する場合に
比べて、ベーシックセル間の結線長を短縮できるので、
信号伝達速度を速め、マクロセルの高速回路動作が行え
る。また、前述の技術に報告された半導体集積回路装置
は、マクロセル内のベーシックセル間の配線チャネル領
域を廃止した分、マクロセル占有面積を縮小し、高集積
化が図れる。

【０００９】

【発明が解決しようとする課題】しかしながら、前述の
報告された技術が適用される半導体集積回路装置は、下
記の点において、配慮がなされていない。

【００１０】（Ａ）前述のマクロセルは、第１層目信号
配線の延在方向が制約され、第１方向にしか延在できな
いので、ベーシックセル間の結線はこの第１方向に限ら
れる。マクロセルを設計する場合、前記第１方向に配列
されたベーシックセル毎に順次回路が割り当てられる。
回路が割り当られた後に、ベーシックセル内に未結線で
未使用のＭＯＳＦＥＴが残存した場合は、第１方向にお
いて、未使用のＭＯＳＦＥＴが存在するベーシックセル
が相互に隣接するとき、又は比較的近い距離に配置され
るときに、このいくつかの未使用のＭＯＳＦＥＴを使用
できる。

【００１１】しかしながら、第１層目信号配線は、第１
層目電源電圧配線及び第１層目基準電圧配線が配置され
るので、第２方向には延在できない。つまり、ベーシッ
クセル内に未使用のＭＯＳＦＥＴが存在した場合、第１
方向において、隣接するベーシックセル内に又は比較的
近い距離に配置されたベーシックセル内に未使用のＭＯ
ＳＦＥＴが残存せず、第２方向に配置されたベーシック
セル内に未使用のＭＯＳＦＥＴが残存するときでも、前
記ベーシックセル内の未使用のＭＯＳＦＥＴは完全に無
駄な素子となる。このため、マクロセル内に未使用のＭ
ＯＳＦＥＴが残存する確率が高くなり（素子の有効利用
度が低下し）、マクロセルの占有面積が増大するので、
半導体集積回路装置の集積度が低下する。

【００１２】（Ｂ）また、前記マクロセル内に未使用の
ＭＯＳＦＥＴが多数残存した場合、ベーシックセル内の
結線長、ベーシックセル間の結線長が未使用のＭＯＳＦ
ＥＴを通過する分若しくは回避する分、長くなる。この
ため、マクロセル内の信号伝達速度が遅くなり、マクロ
セルの回路動作速度が低下する。

【００１３】（Ｃ）また、高集積化、高速動作回路化が
進展すると、単位面積当りに配置されるＭＯＳＦＥＴ数
が増大し、これに比例して消費電力が増大するので、電
源供給能力の増強が要求される。電源供給能力の増強
は、単純に第１層目電源電圧配線、第１層目基準電圧配
線、第２層目電源電圧配線、第２層目基準電圧配線の各
々の電源配線の配線幅寸法の増加（電流密度の低下）で
対応できる。

【００１４】しかしながら、電源配線の配線幅寸法の増
加は、ベーシックセル内に配置されるＭＯＳＦＥＴ数を
少なくするので、半導体集積回路装置の集積度が低下す
る。また、電源配線の配線幅寸法の増加は、ベーシック
セル内の結線数やベーシックセル間の結線数（第１層目
信号配線の本数）を少なくし、結線数の不足で結線でき
ない未使用のＭＯＳＦＥＴが増大する（素子の有効利用
度が低下する）ので、半導体集積回路装置の集積度が低
下する。さらに、ベーシックセル内の結線数やベーシッ
クセル間の結線数が少ない場合は、別の領域に配線チャ
ネル領域を配置する必要が生じるので、この配線チャネ
ル領域の占有面積の増加に相当する分、半導体集積回路
装置の集積度が低下する。

【００１５】（Ｄ）また、高集積化、高速動作回路化が
進展すると、単位面積当りに配置される信号線の本数が
増大する。このため、隣接する信号線間において、クロ
ストークノイズ（カップリングノイズ）が多数発生し、
半導体集積回路装置の回路動作上の信頼性が低下する。

【００１６】本発明の目的は、以下のとおりである。（Ａ）ＡＳＩＣにおいて、高速回路動作を図る。（Ｂ）ＡＳＩＣにおいて、高集積度化を図る。（Ｃ）ＡＳＩＣにおいて、回路動作上の信頼性を向上す
る。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１９】（１）第１方向にゲート長方向を一致した
複数個のＭＩＳＦＥＴを含むベーシックセルが、前記第
１方向及びそれと交差する第２方向に複数個規則的に配
置され、前記ベーシックセル内のＭＩＳＦＥＴ間及び前
記複数個のうちのいくつかのベーシックセル間を結線
し、所定機能を備えたマクロセルを構成する半導体集積
回路装置（ＡＳＩＣ）において、前記マクロセル内の各
々のベーシックセル内のＭＩＳＦＥＴ間が、このベーシ
ックセル内のＭＩＳＦＥＴのゲート電極よりも上層に配
置された第１層目信号配線で結線されるとともに、前記
マクロセル内の第２方向に隣接して配置されるベーシッ
クセル間が、前記第１層目信号配線のうち前記第２方向
に延在する第１層目信号配線で結線され、前記マクロセ
ル内の第１方向に隣接して配置されるベーシックセル間
が、前記第１層目信号配線よりも上層に配置され、かつ
前記第１方向に延在する第２層目信号配線で結線される
とともに、前記第１方向に隣接して配置される各々のベ
ーシックセル内のＭＩＳＦＥＴが、前記第２層目信号配
線と同一層でかつ同一の第１方向に延在する第２層目電
源配線から給電される。前記マクロセルは、浮動小数点
演算回路、整数演算回路、ストアバッファ回路のいずれ
かである。また、前記マクロセルは、スタンダードセル
方式で構成される。

【００２０】（２）前記手段（１）の第２層目電源配線
は、前記ベーシックセル内のＭＩＳＦＥＴの上層に、こ
のＭＩＳＦＥＴのゲート幅寸法とぼぼ同等の配線幅寸法
を有し、第１方向に延在する。

【００２１】（３）前記手段（１）又は手段（２）のベ
ーシックセル内のＭＩＳＦＥＴのソース領域若しくはド
レイン領域は、前記ベーシックセル内のＭＩＳＦＥＴ間
を結線する第１層目信号配線と同一配線層の第１層目シ
ャント用配線でシャントされる。

【００２２】（４）前記手段（１）乃至手段（３）のい
ずれかの第１層目信号配線は高融点金属膜で構成され、
前記第２層目信号配線及び第２層目電源配線は、アルミ
ニウム膜、アルミニウム合金膜のいずれかの単層、若し
くはこれらの膜の下地に前記高融点金属膜、高融点金属
の合金膜、高融点金属の窒化膜のいずれかを形成した積
層で構成される。

【００２３】（５）前記手段（１）乃至手段（４）のい
ずれかのマクロセル内のベーシックセル上層には、前記
第２層目信号配線より上層に配置されかつ第２方向に延
在する第３層目信号配線が延在するとともに、この第３
層目信号配線より上層に配置されかつ第１方向に延在す
る第４層目信号配線及び第４層目電源配線が延在する。

【００２４】（６）前記手段（５）の第２層目信号配線
の上層に前記第４層目電源配線が配置され、前記第２層
目電源配線の上層に前記第４層目信号配線が配置され
る。

【００２５】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。

【００２６】（Ａ）前記マクロセル内の各々のベーシッ
クセル内のＭＩＳＦＥＴ間を結線する第１層目信号配線
（ベーシックセル内配線）と同一層の第１層目信号配線
を第２方向に延在し（ベーシックセル内配線をそのまま
ベーシックセル間配線として使用し）、第２方向に隣接
して配置されるベーシックセル間に、第１層目信号配線
以外の信号配線を配置しかつ第１層目信号配線とそれ以
外の信号配線との間を接続する配線チャネル領域を介在
しないので、前記マクロセルの占有面積を縮小し、半導
体集積回路装置の集積度を向上できる。

【００２７】（Ｂ）前記第２層目信号配線及び第２層目
電源配線を第１方向に延在し、第１方向に配置されるベ
ーシックセル（若しくはベーシックセル内のＭＩＳＦＥ
Ｔ）を使用し、この第１方向に向って順次回路を配列で
き、第１方向に沿って回路として使用されない未使用の
（無駄な）ベーシックセル（若しくはベーシックセル内
のＭＩＳＦＥＴ）の発生確率を低減できるので、ベーシ
ックセルを有効に利用して前記マクロセルの占有面積を
縮小し、半導体集積回路装置の集積度を向上できる。

【００２８】（Ｃ）前記作用効果（Ａ）に基づき、前記
マクロセル内の第２方向に延在する第１層目信号配線の
配線長を短縮でき、同様に前記作用効果（Ｃ）に基づ
き、前記マクロセル内の第１方向に延在する第２層目信
号配線層を短縮できるので、前記マクロセルの動作速度
の高速化が図れ、結果的に半導体集積回路装置の動作速
度の高速化が図れる。

【００２９】上述した手段（２）によれば、前記第２層
目電源配線はベーシックセル内のＭＩＳＦＥＴ間を結線
する第１層目信号配線に対して別の独立した配線層に形
成され、前記第１層目信号配線に制約されずに、前記第
２層目電源配線の配線幅寸法が前記ＭＩＳＦＥＴのゲー
ト幅寸法の近くまで（正確にはＭＩＳＦＥＴのゲート電
極の一端側の端子と他端側の端子との間の許容できる寸
法まで）増加できるので、第２層目電源配線の抵抗値を
低減して電源ノイズの吸収性能を高め（この結果、回路
動作の待機時間を短縮し）、半導体集積回路装置の動作
速度の高速化を図れる。

【００３０】上述した手段（３）によれば、前記ベーシ
ックセル内のＭＩＳＦＥＴのソース領域若しくはドレイ
ン領域の抵抗値を低減し、電源の供給速度又は信号の伝
達速度を速められるので、マクロセルの動作速度を速
め、半導体集積回路装置の動作速度の高速化が図れる。

【００３１】上述した手段（４）によれば、前記ベーシ
ックセル内のＭＩＳＦＥＴのドレイン領域若しくはソー
ス領域のＳｉと第２層目信号配線若しくは第２層目電源
配線のＡｌとの間の相互拡散を中間層としての第１層目
信号配線で低減し、ドレイン領域若しくはソース領域と
第２層目信号配線若しくは第２層目電源配線との間の接
続抵抗値を低減できるので、マクロセルの動作速度を速
くし、この結果、半導体集積回路装置の動作速度の高速
化が図れる。

【００３２】上述した手段（５）によれば、前記ベーシ
ックセルの上層の空領域（見かけ上、ベーシックセルの
占有面積内）を利用し、ベーシックセル間又はマクロセ
ル間を結線する第３層目信号配線及び第４層目信号配線
を配置し、ベーシックセル間の第３層目信号配線及び第
４層目信号配線を配置する配線チャネル領域を排除した
ので、この配線チャネル領域に相当する分、マクロセル
又はマクロセル間の占有面積を縮小し、半導体集積回路
装置の集積度を向上できる。

【００３３】また、この結果、前記マクロセル内のベー
シックセルの間隔、マクロセルの間隔を縮小し、第３層
目信号配線、第４層目信号配線のいずれの配線長をも短
縮できるので、信号伝達速度を速くし、半導体集積回路
装置の動作速度の高速化が図れる。

【００３４】上述した手段（６）によれば、前記第２層
目信号配線の上層に第４層目信号配線を配置した場合に
比べて、第２層目信号配線と第４層目信号配線との間の
離隔寸法を増加し、この第２層目信号配線と第４層目信
号配線との間のクロストークノイズ（カップリングノイ
ズ）を低減できるので、半導体集積回路装置の回路動作
上の信頼性を向上できる。

【００３５】以下、本発明の構成について、ＡＳＩＣの
設計概念に含まれるスタンダードセル方式を採用する半
導体集積回路装置に本発明を適用した一実施例とともに
説明する。

【００３６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３７】

【実施例】本発明の一実施例であるスタンダードセル方
式を採用する半導体集積回路装置の構成を図１（レイア
ウト図）で示す。

【００３８】図１に示すように、スタンダードセル方式
を採用する半導体集積回路装置１は平面形状がほぼ正方
形状を有する単結晶珪素基板で構成される。この半導体
集積回路装置１の正方形状の各辺に沿った素子形成面の
周辺領域には複数個の外部端子（ボンディングパッド）
２が配列される。

【００３９】前記外部端子２よりも内側でかつそれに近
接した領域において、半導体集積回路装置１の素子形成
面には入出力バッファ回路３が配列される。入出力バッ
ファ回路３は外部端子２の配列に対応（例えば１対１対
応）して配列される。入出力バッファ回路３は、詳細な
構成を示していないが、入力バッファ回路セル及び出力
バッファ回路セルが配置される。入力バッファ回路セル
は、例えば入力初段回路を構成する相補型ＭＩＳＦＥＴ
（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect
Ｔransistor)、静電気破壊防止回路を構成する抵抗素子
やクランプ用ＭＩＳＦＥＴ等が配置される。出力バッフ
ァ回路セルは例えば最終出力段回路を構成する相補型Ｍ
ＩＳＦＥＴやバイポーラトランジスタ等が配置される。
入出力バッファ回路３は、入力バッファ回路セル内の各
半導体素子間、出力バッファ回路セル内の半導体素子間
のいずれかを選択的に結線し、入力バッファ回路、出力
バッファ回路のいずれかを構成できる。

【００４０】前記入出力バッファ回路３で周囲を囲まれ
たセル領域内において、半導体集積回路装置１の素子形
成面の中央部分には複数個のマクロセル（論理回路ブロ
ック又は機能回路ブロックとも呼ばれる）４〜１１が配
置される。マクロセル４はトランスレーションルックア
サイドバッファ（ＴＬＢ）回路。マクロセル５はアドレ
スアレイ回路。マクロセル６は命令キャッシュメモリ回
路。マクロセル７は整数演算回路。マクロセル８はスト
アバッファ回路。マクロセル９はランダム制御論理回
路。マクロセル１０は浮動小数点演算回路。マクロセル
１１はデータキャッシュメモリ回路。

【００４１】これらのマクロセル４〜１１は複数個繰返
し使用する最小単位の基本回路パターンとしてのベーシ
ックセル（基本セル）を複数個組合せて構成される。ベ
ーシックセルは、マクロセル４〜１１のいずれかを組立
てる基本回路、例えば、ＯＲ回路、ＡＮＤ回路、ＮＡＮ
Ｄ回路、ＥＯＲ回路等の論理回路や、フリップフロップ
回路、半加算器、ディレイラッチ回路等の機能回路を構
成できる。

【００４２】本実施例のスタンダードセル方式を採用す
る半導体集積回路装置１はセル領域のほぼ全域にベーシ
ックセルが行列状に規則的に配列された所謂敷詰め方式
（ＳＯＧ：Ｓea of gates)で構成される。敷詰め方式
は、基本的には、マクロセル内において、基本回路が割
り当てられないベーシックセルの領域上がベーシックセ
ル間を結線する配線チャネル領域として使用される。ま
た、同様に、敷詰め方式は、セル領域内において、マク
ロセルが配置されない領域がマクロセル間を結線する配
線チャネル領域として使用される。

【００４３】図１に示すスタンダードセル方式を採用す
る半導体集積回路装置１に搭載されたマクロセル４〜１
１のうちマクロセル（整数演算回路）７、マクロセル
（ストアバッファ回路）８及びマクロセル（浮動小数点
演算回路）１０は、高速回路動作が行われ、他のマクロ
セル４、５、６、９及び１１と異なる設計がなされる。

【００４４】次に、前述のスタンダードセル方式を採用
する半導体集積回路装置１において、高速回路動作が行
われるマクロセル７、８、１０の夫々に使用されるベー
シックセルの構成を図３（要部平面図）を使用し、簡単
に説明する。

【００４５】図３に示すベーシックセル１２は、この数
に限定されないが、７個の相補型ＭＩＳＦＥＴで構成さ
れる。１個の相補型ＭＩＳＦＥＴは１個のｐチャネルＭ
ＩＳＦＥＴ及び１個のｎチャネルＭＩＳＦＥＴで構成さ
れる。ベーシックセル１２は、実際には存在しないが、
便宜的に図３に符号１２を付け一点鎖線で周囲を囲んだ
領域と定義する（後述するベーシックセル１３について
も同様）。

【００４６】前記ベーシックセル１２の相補型ＭＩＳＦ
ＥＴのｐチャネルＭＩＳＦＥＴＱｐは、素子分離絶縁膜
１４で周囲を規定された領域内において、ｐ型単結晶珪
素基板の主面部に形成されたｎ型ウエル領域の主面に構
成される。ｐチャネルＭＩＳＦＥＴＱｐはチャネル形成
領域であるｎ型ウエル領域、ゲート絶縁膜、ゲート電極
１５、ソース領域及びドレイン領域である一対のｐ型半
導体領域１７を主体に構成される。

【００４７】ベーシックセル１２内の複数個のｐチャネ
ルＭＩＳＦＥＴＱｐは、夫々のゲート長方向（第１方
向）を一致させて配置し、その大半（７個のうち６個）
がゲート長方向に沿ってほぼ一直線上に配列される。こ
の複数個のｐチャネルＭＩＳＦＥＴＱｐのうちのゲート
長方向に隣接する２個のｐチャネルＭＩＳＦＥＴＱｐ
は、相互に一方のｐ型半導体領域１７を一体に構成し
（電気的に接続され）共有される。

【００４８】ベーシックセル１２の相補型ＭＩＳＦＥＴ
のｎチャネルＭＩＳＦＥＴＱｎは、素子分離絶縁膜１４
で周囲を規定された領域内において、ｐ型単結晶珪素基
板の主面部に形成されたｐ型ウエル領域の主面に構成さ
れる。ｎチャネルＭＩＳＦＥＴＱｎはチャネル形成領域
であるｐ型ウエル領域、ゲート絶縁膜、ゲート電極１
５、ソース領域及びドレイン領域である一対のｎ型半導
体領域１６を主体に構成される。

【００４９】ベーシックセル１２内の複数個のｎチャネ
ルＭＩＳＦＥＴＱｎは、複数個のｐチャネルＭＩＳＦＥ
ＴＱｐの配列と同様に、夫々のゲート長方向を一致させ
て配置し、その大半（７個のうち６個）がゲート長方向
に沿ってほぼ一直線上に配列される。この複数個のｎチ
ャネルＭＩＳＦＥＴＱｎのうちのゲート長方向に隣接す
る２個のｎチャネルＭＩＳＦＥＴＱｎは、相互に一方の
ｎ型半導体領域１６を一体に構成し（電気的に接続さ
れ）共有される。ベーシックセル１２内において、複数
個のｎチャネルＭＩＳＦＥＴＱｎの夫々は、複数個のｐ
チャネルＭＩＳＦＥＴＱｐの夫々に対してそのゲート幅
方向（第２方向）にほぼ一直線上に配置される。

【００５０】前記ベーシックセル１２のｐチャネルＭＩ
ＳＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲ
ート絶縁膜は例えば酸化珪素膜で形成される。

【００５１】ゲート電極１５は、この構造に限定されな
いが、動作速度の高速化を目的として、多結晶珪素膜上
に高融点金属珪化膜（本実施例ではＷＳｉ₂ 膜）を積層
した積層膜で形成される。ゲート電極１５は、スタンダ
ードセル方式を採用する半導体集積回路装置１の製造プ
ロセスの第１層目ゲート材形成工程において形成され、
この数値に限定されないが、ゲート長寸法が０.５［μ
ｍ］で形成される。

【００５２】ｐチャネルＭＩＳＦＥＴＱｐ、ｎチャネル
ＭＩＳＦＥＴＱｎのいずれのゲート電極１５も素子分離
絶縁膜１４上までゲート幅方向に引き出され、端子を構
成する。この端子は上層の信号配線（１９）との接続領
域（ベーシックセル１２の端子に相当する）を構成す
る。このゲート電極１５の端子は、ゲート電極１５が配
置された位置からｐ型半導体領域１７、ｎ型半導体領域
１６のいずれかと第２方向に延在する直線で結線できる
位置まで、ゲート長方向に引出される。つまり、ゲート
電極１５の端子は、複数個のｐチャネルＭＩＳＦＥＴＱ
ｐ、複数個のｎチャネルＭＩＳＦＥＴＱｎの夫々のゲー
ト電極１５のゲート長方向の配置間隔（ゲート電極間ピ
ッチ）とほぼ同様の配置間隔で位置し、かつゲート電極
１５の配置間隔の２分の１の寸法に相当する分ゲート長
方向にずらした位置に構成される。

【００５３】前記ｐチャネルＭＩＳＦＥＴＱｐ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、この構造に限定されな
いが、ＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成さ
れる。このＬＤＤ構造を採用するｐチャネルＭＩＳＦＥ
ＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々は、ホット
キャリア耐圧が高く、又短チャネル効果を低減できる特
徴がある。

【００５４】このように構成されるベーシックセル１２
は、例えば、図２（ディレイラッチ回路図）に示すよう
に、マクロセル７、８、１０のいずれかを構成する１つ
の基本回路であるディレイラッチ回路が割り当てられ
る。図２に示すディレイラッチ回路は７個のｐチャネル
ＭＩＳＦＥＴＱｐ１〜Ｑｐ７及び７個のｎチャネルＭＩ
ＳＦＥＴＱｎ１〜Ｑｎ７、合計７個の相補型ＭＩＳＦＥ
Ｔで構成される。ＣＫは基準クロック信号、ＩＮは入力
信号、ＯＵＴは出力信号である。ｐチャネルＭＩＳＦＥ
ＴＱｐのソース領域には電源電圧Ｖｃｃが供給され、こ
の電源電圧Ｖｃｃは例えば回路の動作電圧５［Ｖ］又は
降圧電源電圧３.３［Ｖ］若しくは３.０［Ｖ］が使用さ
れる。ｎチャネルＭＩＳＦＥＴＱｎのソース領域には基
準電圧ＧＮＤが供給され、この基準電圧ＧＮＤは例えば
回路の接地電圧０［Ｖ］が使用される。

【００５５】図３に示すベーシックセル１２は図２に示
すディレイラッチ回路が割り当てられた状態を示す。本
実施例のスタンダードセル方式を採用する半導体集積回
路装置１は、４層配線構造が採用され、図３に第１層目
配線、図４（要部平面図）に第２層目配線、図５（要部
平面図）に第３層目配線及び第４層目配線の夫々を配置
した状態を示す。

【００５６】図３に示すように、ベーシックセル１２内
の相補型ＭＩＳＦＥＴは基本的には第１層目信号配線１
９で結線される（ベーシックセル内配線）。第１層目信
号配線１９は相補型ＭＩＳＦＥＴ（正確にはゲート電極
１５及び後述するエミッタ引出用電極３４）の上層に層
間絶縁膜を介在して配置される。この第１層目信号配線
１９は、前記層間絶縁膜に形成された接続孔（コンタク
トホール）１８を通して、ゲート電極１５の端子、ｐチ
ャネルＭＩＳＦＥＴＱｐのｐ型半導体領域１７、ｎチャ
ネルＭＩＳＦＥＴＱｎのｎ型半導体領域１６のいずれか
に接続される。

【００５７】第１層目信号配線１９は、ベーシックセル
１２内において第１方向、第２方向のいずれの方向にも
延在することが許容され、その大半はゲート電極１５の
端子上、ｐ型半導体領域１７上、ｎ型半導体領域１６上
のいずれかを通過し、所定個所においていずれかに接続
される。

【００５８】第１層目信号配線１９は、製造プロセスの
第１層目配線材形成工程において形成され、例えばエレ
クトロマイグレーション耐性（ＥＭＤ）の向上、ストレ
スマイグレーション耐性（ＳＭＤ）の向上、微細化の夫
々を主目的として、抵抗値はアルミニウム膜やアルミニ
ウム合金膜に比べて約１桁程度高いが許容電流密度が３
〜４倍程度大きい高融点金属膜で形成される。高融点金
属膜としては、接続孔１８等の下地段差上でのステップ
カバレッジの向上を目的としてＣＶＤ法で堆積したＷ膜
上に下地との接着性の向上を目的としてスパッタ法で堆
積したＷ膜を積層した２重構造のＷ膜を使用する。第１
層目信号配線１９は、前述のＷ膜の場合、例えば膜厚を
０.３〜０.５［μｍ］程度に、配線幅寸法を約１.０
［μｍ］程度に夫々設定する。

【００５９】ベーシックセル１２内において、電源電圧
Ｖｃｃが供給されるｐチャネルＭＩＳＦＥＴＱｐのソー
ス領域となるｐ型半導体領域１７は、前記第１層目信号
配線１９と同一配線層に形成された第１層目シャント用
配線１９が第２方向（ゲート幅方向）に沿って複数個配
列された接続孔１８を通して電気的に接続される。同様
に、基準電圧ＧＮＤが供給されるｎチャネルＭＩＳＦＥ
ＴＱｎのソース領域となるｎ型半導体領域１６は第１層
目シャント用配線１９が複数個配列された接続孔１８を
通して電気的に接続される。この第１層目シャント用配
線１９はｐ型半導体領域１７、ｎ型半導体領域１６の夫
々の抵抗値を低減できる。また、第１層目シャント用配
線１９、前記第１層目信号配線１９の夫々は、バリアメ
タル膜としての機能を有し、後述する第２層目配線（２
１）のＡｌとｐ型半導体領域１７、ｎ型半導体領域１６
のいずれかのＳｉとの相互拡散に基づくアロイスパイク
を低減できる。

【００６０】前記ベーシックセル１２内の相補型ＭＩＳ
ＦＥＴ間の結線として使用される第１層目信号配線１９
は、第２方向（ゲート幅方向）に隣接して配列されるベ
ーシックセル１２間（若しくはベーシックセル１２で形
成される基本回路間）を結線する第１層目信号配線１９
としても使用される。この第１層目信号配線１９は、後
述するが、ベーシックセル１２の上層を通過しかつベー
シックセル１２に直接電源を供給する第２層目電源電圧
配線（Ｖｃｃ）２１及び第２層目基準電圧配線（ＧＮ
Ｄ）２１と別の配線層でしかも独立に形成される（第２
方向に延在する場合、配置位置や延在方向に制約されな
い）。つまり、ベーシックセル１２間を結線する第１層
目信号配線１９は、ベーシックセル１２内の相補型ＭＩ
ＳＦＥＴ間を結線する第１層目信号配線１９と一体に構
成されかつ電気的に接続される（ベーシックセル１２内
の結線をそのまま第２方向に引出してベーシックセル１
２間が結線できる）。したがって、第２方向に隣接して
配列されるベーシックセル１２間の結線に際しては、他
の配線層例えば第２層目配線を配置し及びこの第２層目
配線との接続領域としての配線チャネル領域が必要な
い。

【００６１】なお、前記第１層目信号配線１９、第１層
目シャント用配線１９の夫々としては、前述のＷ膜に限
らず、Ｍｏ膜等の高融点金属膜、ＷＳｉ₂膜、ＭｏＳｉ₂
膜等の高融点金属珪化膜、多結晶珪素膜上に高融点金属
膜若しくは高融点金属珪化膜を積層した積層膜のいずれ
で形成してもよい。

【００６２】前記第１層目信号配線１９の上層におい
て、ベーシックセル１２上は、図４に示すように、第２
層目信号配線（Ｓ）２１、第２層目電源電圧配線（Ｖｃ
ｃ）及び第２層目基準電圧配線（ＧＮＤ）が配置され
る。これらの第２層目配線は、第１層目信号配線１９上
に層間絶縁膜を介在して配置され、この層間絶縁膜に形
成された接続孔（スルーホール）２０を通して第１層目
配線に電気的に接続される。第２層目配線は基本的に第
１方向（ゲート長方向）に延在する配線として使用され
る。

【００６３】前記第２層目電源電圧配線２１は、ベーシ
ックセル１２内の複数個のｐチャネルＭＩＳＦＥＴＱｐ
の上層において、この複数個のｐチャネルＭＩＳＦＥＴ
Ｑｐの配列方向（第１方向）に沿って延在する。第２層
目電源電圧配線２１は、その抵抗値の低減を主目的とし
て、駆動能力が大きい（サイズが大きい）ｐチャネルＭ
ＩＳＦＥＴＱｐのゲート幅寸法と同一若しくはそれに近
い配線幅寸法で構成される。言換すれば、第２層目電源
電圧配線２１は、ｐチャネルＭＩＳＦＥＴＱｐのゲート
電極１５の一端、他端の夫々に引出された端子間内にお
いて、許容される範囲で最大限に配線幅寸法が大きく構
成される。

【００６４】同様に、第２層目基準電圧配線２１は、ベ
ーシックセル１２内の複数個のｎチャネルＭＩＳＦＥＴ
Ｑｎの上層において、第１方向に延在し、駆動能力が大
きいｎチャネルＭＩＳＦＥＴＱｎのゲート幅寸法と同一
若しくはそれに近い配線幅寸法で構成される。

【００６５】第２層目信号配線２１は、ベーシックセル
１２内において、第２層目電源電圧配線２１と第２層目
基準電圧配線２１との間（ｐチャネルＭＩＳＦＥＴＱｐ
とｎチャネルＭＩＳＦＥＴＱｎとの間の内側に相当す
る）、第２層目電源電圧配線２１の外側（図４中、上
側）及び第２層目基準電圧配線２１の外側（図４中、下
側）に配置される。この第２層目信号配線２１は、第１
方向（ゲート長方向）に隣接するベーシックセル１２間
若しくはベーシックセル１２で形成された基本回路間
（この基本回路は前述のマクロセル４〜１１に比べて小
さいマクロセルでもある）の結線に使用される。

【００６６】第２層目配線２１は、製造プロセスの第２
層目配線材形成工程において形成され、例えばＴｉＷ
膜、アルミニウム合金膜、ＴｉＷ膜の夫々を順次積層し
た３層積層膜で構成される。下層のＴｉＷ膜は、バリア
メタル膜としての機能を有し、又ＥＭＤ、ＳＭＤのいず
れに対しても有効である。上層のＴｉＷ膜は、アルミニ
ウムヒルロックを防止し又アルミニウム合金膜の表面の
反射を防止（フォトリソグラフィ技術のマスクを形成す
る際の露光時の回折現像を低減）できる。アルミニウム
合金膜は、実効的な配線の母体として使用され、ＥＭ
Ｄ、ＳＭＤのいずれも向上できるＣｕ、アロイスパイク
現象を低減できるＳｉのうち少なくともいずれかが添加
されたアルミニウムを使用する。第２層目配線２１は、
例えば、上層配線の下地の層間絶縁膜の表面の平担化を
目的として、約０.５〜０.７［μｍ］程度の比較的薄い
膜厚で形成する。前記第２層目電源電圧配線２１、第２
層目基準電圧配線２１の夫々は例えば８.５〜９.０［μ
ｍ］程度の配線幅寸法で構成され、第２層目信号配線２
１は例えば約１.０［μｍ］程度の配線幅寸法で構成さ
れる。

【００６７】前記第２層目電源電圧配線２１は、ベーシ
ックセル１２のｐチャネルＭＩＳＦＥＴＱｐのソース領
域に相当するｐ型半導体領域１７に接続する際に、第１
層目シャント用配線１９が介在される。同様に、第２層
目基準電圧配線２１は、ベーシックセル１２のｎチャネ
ルＭＩＳＦＥＴＱｎのソース領域に相当するｎ型半導体
領域１６に接続する際に、第１層目シャント用配線１９
が介在される。この第１層目シャント用配線１９は、基
本的に第２層目電源電圧配線２１とｐ型半導体領域１７
との間、第２層目基準電圧配線２１とｎ型半導体領域１
６との間の夫々において、バリアメタル膜としての機能
を有する。

【００６８】また、前記第２層目配線２１としては、例
えば下層、上層のＴｉＷ膜に変えてＴｉＮ膜、中間層の
アルミニウム合金膜に変えてアルミニウム膜を使用して
もよい。

【００６９】前記第２層目配線２１の上層において、ベ
ーシックセル１２上は、図５に示すように第３層目信号
配線（Ｓ）２３、図１２（要部平面図）に示す第３層目
電源電圧配線（Ｖｃｃ）及び第３層目基準電圧配線（Ｇ
ＮＤ）が配置される。これらの第３層目配線は、第２層
目配線２１上に層間絶縁膜を介在して配置され、この層
間絶縁膜に形成された接続孔（スルーホール）２２を通
して第２層目配線に電気的に接続される。第３層目配線
は基本的に第２方向（ゲート幅方向）に延在する配線と
して使用される。

【００７０】第３層目信号配線２３は、マクロセル４〜
１１内において、第２方向に配列されたベーシックセル
１２間若しくはベーシックセル１２で形成された基本回
路間の結線として使用される。また、第３層目信号配線
２３は、第１方向において、マクロセル４〜１１の夫々
の結線としても使用される。

【００７１】前記第３層目電源電圧配線２３、第３層目
基準電圧配線２３の夫々は、図１２に示すように、所定
寸法をもって第１方向に離隔し、ほぼ平行に第２方向に
延在する。第３層目電源電圧配線２３は下層の第２層目
電源電圧配線２１と上層の第４層目電源電圧配線（Ｖｃ
ｃ）２５との間を連結する目的で構成される。同様に、
第３層目基準電圧配線２３は下層の第２層目基準電圧配
線２１と上層の第４層目基準電圧配線（ＧＮＤ）２５と
の間を連結する目的で構成される。

【００７２】第３層目配線２３は、製造プロセスの第３
層目配線材形成工程において形成され、例えば基本的に
第２層目配線と同様の構造で構成され、約０.５〜０.７
［μｍ］程度の比較的薄い膜厚で形成される。前記第３
層目電源電圧配線２３、第３層目基準電圧配線２３の夫
々は例えば８.５〜９.０［μｍ］程度の配線幅寸法で構
成され、第３層目信号配線２１は例えば約１.０［μ
ｍ］程度の配線幅寸法で構成される。

【００７３】前記第３層目配線２３の上層において、ベ
ーシックセル１２上は、図５及び図１２に示すように、
第４層目信号配線（Ｓ）２５、第４層目電源電圧配線２
５及び第４層目基準電圧配線２５が配置される。これら
の第４層目配線は、第３層目配線２３上に層間絶縁膜を
介在して配置され、この層間絶縁膜に形成された接続孔
（スルーホール）２４を通して第３層目配線に電気的に
接続される。第４層目配線は基本的に第１方向（ゲート
幅方向）に延在する配線として使用される。

【００７４】第４層目信号配線２５は、マクロセル４〜
１１内において、第１方向に配列されたベーシックセル
１２間若しくはベーシックセル１２で形成された基本回
路間の結線として使用される。また、第４層目信号配線
２５は、第１方向において、マクロセル４〜１１の夫々
の結線としても使用される。また、この第４層目信号配
線２５は基準クロック信号などのクリティカルパス配線
としても使用される。

【００７５】前記第４層目電源電圧配線２５、第４層目
基準電圧配線２５の夫々は、所定寸法をもって第２方向
に離隔し、ほぼ平行に第１方向に延在する。第４層目電
源電圧配線２５は下層の第３層目電源電圧配線２３に電
源電圧を供給する。第４層目基準電圧配線２５は下層の
第３層目基準電圧配線２３に基準電圧を供給する。

【００７６】第４層目配線２５は、製造プロセスの第４
層目配線材形成工程において形成され、例えば基本的に
第２層目配線２１、第３層目配線２３の夫々と同様の構
造で構成され、約１.０［μｍ］程度の比較的厚い膜厚
で形成される。前記第４層目電源電圧配線２５、第４層
目基準電圧配線２５の夫々は例えば４.０〜４.５［μ
ｍ］程度の配線幅寸法で構成され、第４層目信号配線２
５は例えば約２.０〜２.５［μｍ］程度の配線幅寸法
で構成される。

【００７７】この第４層目配線２５のうち、第４層目電
源電圧配線２５、第４層目基準電圧配線２５の夫々は、
それと同一方向に延在する下層の第２層目信号配線２１
の上層において配置される。また、第４層目信号配線２
５は、それと同一方向に延在する下層の第２層目電源電
圧配線２１、第２層目基準電圧配線２１の夫々の上層に
おいて配置される。つまり、第２層目信号配線２１の配
置位置と第４層目信号配線２５の配置位置とを結ぶ線
は、第２層目電源電圧配線２１及び第２層目基準電圧配
線２１の配置位置と第４層目電源電圧配線２５及び第４
層目基準電圧配線２５の配置位置とを結ぶ線と交差し、
第２層目信号配線２１の配置位置、第４層目信号配線２
５の配置位置の夫々の離隔寸法は上下に重ね合せた場合
に比べて大きくなる。この結果、第２層目信号配線２
１、第４層目信号配線２５の夫々の間に発生するクロス
トークノイズ（カップリングノイズ）を低減できる。

【００７８】また、前述の高速回路動作が行われるマク
ロセル７、８、１０の夫々に使用されるベーシックセル
１２以外のベーシックセルの構成を図７（要部平面図）
を使用し、簡単に説明する。

【００７９】図７に示すベーシックセル１３は、この数
に限定されないが、３個のｐチャネルＭＩＳＦＥＴＱ
ｐ、８個のｎチャネルＭＩＳＦＥＴＱｎ及び１個の縦型
構造のｎｐｎ型バイポーラトランジスタＴｒで構成され
る。このベーシックセル１３のｐチャネルＭＩＳＦＥＴ
Ｑｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の構造は、基
本的には前述のベーシックセル１２のｐチャネルＭＩＳ
ＦＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々と同様
である。

【００８０】ベーシックセル１３のｎｐｎ型バイポーラ
トランジスタＴｒは、素子分離領域で周囲を囲まれた領
域内において、ｎ型コレクタ領域、ｐ型ベース領域及び
ｎ型エミッタ領域で構成される。ｎ型コレクタ領域は、
真性コレクタ領域として使用されるｎ型ウエル領域、グ
ラフトコレクタ領域として使用される埋込型ｎ型半導体
領域３０及びコレクタ電位引上用ｎ型半導体領域３１で
構成される。ｐ型ベース領域はｐ型半導体領域３２で構
成される。ｎ型エミッタ領域はｎ型半導体領域３３で構
成される。このｎ型エミッタ領域は図示しないエミッタ
開口を通してエミッタ引出用電極３４が接続される。エ
ミッタ引出用電極３４は、製造プロセスの第２層目ゲー
ト材形成工程において形成され、例えば多結晶珪素膜で
形成される。この多結晶珪素膜は、その堆積中若しくは
堆積後にｎ型不純物が導入され、抵抗値が低減されると
ともにｎ型エミッタ領域を構成する。

【００８１】前記ｎｐｎ型バイポーラトランジスタＴｒ
の周囲を囲む素子分離領域は、ｐ型単結晶珪素基板、埋
込型ｐ型半導体領域、ｐ型ウエル領域及び素子分離絶縁
膜１４を主体に構成される。

【００８２】このように構成されるベーシックセル１３
は、例えば、図６（２入力ＮＡＮＤゲート回路図）に示
すように、マクロセル７、８、１０のいずれかを構成す
る１つの基本回路である２入力ＮＡＮＤゲート回路が割
り当てられる。図６に示すディレイラッチ回路は３個の
ｐチャネルＭＩＳＦＥＴＱｐ８〜Ｑｐ１０、８個のｎチ
ャネルＭＩＳＦＥＴＱｎ８〜Ｑｎ１５、１個のｎｐｎ型
バイポーラトランジスタＴｒで構成される。ＩＮ１、Ｉ
Ｎ２はいずれも入力信号、ＯＵＴは出力信号である。

【００８３】図７に示すベーシックセル１３は図６に示
すディレイラッチ回路が割り当てられた状態を示す。こ
のベーシックセル１３に配置されたｐチャネルＭＩＳＦ
ＥＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎ、ｎｐｎ型バイ
ポーラトランジスタＴｒの夫々は、前述のベーシックセ
ル１２と同様に、図７に示す第１層目配線１９で基本的
に結線がなされる。また、ベーシックセル１３は、図８
（要部平面図）に示す第２層目電源電圧配線２１、第２
層目基準電圧配線２１の夫々から電源が供給され、ベー
シックセル１３間は第２層目信号配線２１で基本的に結
線がなされる。このベーシックセル１３の上層には、図
９（要部平面図）に示す第３層目配線２３、第４層目配
線２５の夫々が配置される。

【００８４】このように構成されるベーシックセル１
２、ベーシックセル１３の夫々は、図１０（要部平面
図）に示すように、第１方向、第２方向のいずれにも規
則的に配列され敷き詰められ、前述の図１に示すセル領
域を構成する。図１０に示すベーシックセル１２、１３
の夫々は第１層目配線２１が配置された状態、図１１
（要部平面図）は第２層目配線２１が配置された状態、
図１２は第３層目配線２３及び第４層目配線２５が配置
された状態の夫々を示す。

【００８５】このスタンダードセル方式を採用する半導
体集積回路装置１において、高速回路動作が行われるマ
クロセル７、８、１０の夫々は、図１０、図１１、図１
２及び図１３（概略結線図）に示すように、基本的には
第１方向（ゲート長方向）においてベーシックセル１
２、１３の夫々に順次基本回路が割り当てられ、基本回
路若しくはマクロセル４０が組立てられる。この基本回
路若しくはマクロセル４０は、第１方向に隣接する、又
は比較的近い距離に離隔して配置されるベーシックセル
１２とベーシックセル１３との間（ベーシックセル１２
間、若しくはベーシックセル１３間であってもよい）を
第２層目信号配線２１で結線することで組立てられる。

【００８６】第２方向に隣接するベーシックセル１２、
１３の夫々若しくは第２方向に隣接する基本回路若しく
はマクロセル４０間は第１層目信号配線１９で結線され
る。この第２方向に隣接する基本回路若しくはマクロセ
ル４０、又は第２方向において比較的近い距離に離隔す
るマクロセル４０間は第３層目信号配線２３で結線され
る。

【００８７】これらの基本回路若しくはマクロセル４０
で組立てられた例えば図１３に示すマクロセル１０とマ
クロセル９との間は第３層目信号配線２３で直接、若し
くは第３層目信号配線２３及び第４層目信号配線２５で
結線される。

【００８８】このように構成されるスタンダードセル方
式を採用する半導体集積回路装置１は、高速回路動作が
行われるマクロセル７、８、１０の各々については、基
本的には４層配線構造の配線層をすべて使用し、電源供
給能力を向上し、配線チャネル領域をできる限り排除
し、結線長をできる限り短縮し、クロストークノイズを
できる限り低減する設計を行う。スタンダードセル方式
を採用する半導体集積回路装置１は、その大半は自動配
置配線システムで自動的に設計するが、この高速回路動
作が行われるマクロセル７、８、１０の各々については
手動、若しくは半手動により設計を行う。また、他のマ
クロセル４、５、６、１１については、基本的には４層
配線構造のうち第１層目配線１９及び第２層目配線２１
を主体に結線し、自動配置配線システムの支援に基づき
自動的に設計する。

【００８９】このように、本実施例のスタンダードセル
方式を採用する半導体集積回路装置１は、下記の構成に
基づく作用効果が得られる。

【００９０】（１）第１方向にゲート長方向を一致した
複数個のＭＩＳＦＥＴＱを含むベーシックセル１２（又
は１３）が、前記第１方向及びそれと交差する第２方向
に複数個規則的に配置され、前記ベーシックセル１２内
のＭＩＳＦＥＴＱ間及び前記複数個のうちのいくつかの
ベーシックセル１２間を結線し、所定機能を備えたマク
ロセル１０（又は７、８若しくは４０）を構成するスタ
ンダードセル方式を採用する半導体集積回路装置１にお
いて、前記マクロセル１０内の各々のベーシックセル１
２内のＭＩＳＦＥＴＱ間が、このベーシックセル１２内
のＭＩＳＦＥＴＱのゲート電極１５よりも上層に配置さ
れた第１層目信号配線１９で結線されるとともに、前記
マクロセル１０内の第２方向に隣接して配置されるベー
シックセル１２間が、前記第１層目信号配線１９のうち
前記第２方向に延在する第１層目信号配線１９で結線さ
れ、前記マクロセル１０内の第１方向に隣接して配置さ
れるベーシックセル１２間が、前記第１層目信号配線１
９よりも上層に配置され、かつ前記第１方向に延在する
第２層目信号配線２１で結線されるとともに、前記第１
方向に隣接して配置される各々のベーシックセル１２内
のＭＩＳＦＥＴＱが、前記第２層目信号配線２１と同一
層でかつ同一の第１方向に延在する第２層目電源配線２
１から給電される。この構成により、前記マクロセル１
０内の各々のベーシックセル１２内のＭＩＳＦＥＴＱ間
を結線する第１層目信号配線（ベーシックセル内配線）
１９と同一層の第１層目信号配線１９を第２方向に延在
し（ベーシックセル内配線をそのままベーシックセル間
配線として使用し）、第２方向に隣接して配置されるベ
ーシックセル１２間に、第１層目信号配線１９以外の信
号配線を配置しかつ第１層目信号配線１９とそれ以外の
信号配線との間を接続する配線チャネル領域を介在しな
いので、前記マクロセル１０の占有面積を縮小し、スタ
ンダードセル方式を採用する半導体集積回路装置１の集
積度を向上できる。また、前記第２層目信号配線２１及
び第２層目電源配線２１を第１方向に延在し、第１方向
に配置されるベーシックセル１２（若しくはベーシック
セル内のＭＩＳＦＥＴ）を使用し、この第１方向に向っ
て順次基本回路を配列でき、第１方向に沿って基本回路
として使用されない未使用の（無駄な）ベーシックセル
１２（若しくはベーシックセル内のＭＩＳＦＥＴ）の発
生確率を低減できるので、ベーシックセル１２を有効に
利用して前記マクロセル１０の占有面積を縮小し、スタ
ンダードセル方式を採用する半導体集積回路装置１の集
積度を向上できる。さらに、前記マクロセル１０内の第
２方向に延在する第１層目信号配線１９の配線長を短縮
でき、同様に前記マクロセル１０内の第１方向に延在す
る第２層目信号配線層２１を短縮できるので、前記マク
ロセル１０の動作速度の高速化が図れ、結果的にスタン
ダードセル方式を採用する半導体集積回路装置１の動作
速度の高速化が図れる。

【００９１】（２）前記第２層目電源配線２１は、前記
ベーシックセル１２内のＭＩＳＦＥＴＱの上層に、この
ＭＩＳＦＥＴＱのゲート幅寸法とぼぼ同等の配線幅寸法
を有し、第１方向に延在する。この構成により、前記第
２層目電源配線２１はベーシックセル１２内のＭＩＳＦ
ＥＴＱ間を結線する第１層目信号配線１９に対して別の
独立した配線層に形成され、前記第１層目信号配線１９
に制約されずに、前記第２層目電源配線２１の配線幅寸
法が前記ＭＩＳＦＥＴＱのゲート幅寸法の近くまで（正
確にはＭＩＳＦＥＴＱのゲート電極１５の一端側の端子
と他端側の端子との間の許容できる寸法まで）増加でき
るので、第２層目電源配線２１の抵抗値を低減して電源
ノイズの吸収性能を高め（この結果、回路動作の待機時
間を短縮し）、スタンダードセル方式を採用する半導体
集積回路装置１の動作速度の高速化を図れる。

【００９２】（３）前記ベーシックセル１２内のＭＩＳ
ＦＥＴＱのソース領域若しくはドレイン領域（ｐ型半導
体領域１７又はｎ型半導体領域１６）は、前記ベーシッ
クセル１２内のＭＩＳＦＥＴＱ間を結線する第１層目信
号配線１９と同一配線層の第１層目シャント用配線１９
でシャントされる。この構成により、前記ベーシックセ
ル１２内のＭＩＳＦＥＴＱのソース領域若しくはドレイ
ン領域の抵抗値を低減し、電源の供給速度又は信号の伝
達速度を速められるので、マクロセル１０の動作速度を
速め、スタンダードセル方式を採用する半導体集積回路
装置１の動作速度の高速化が図れる。

【００９３】（４）前記第１層目信号配線１９は高融点
金属膜で構成され、前記第２層目信号配線２１及び第２
層目電源配線２１は、アルミニウム膜、アルミニウム合
金膜のいずれかの単層、若しくはこれらの膜の下地に前
記高融点金属膜、高融点金属の合金膜、高融点金属の窒
化膜のいずれかを形成した積層で構成される。この構成
により、前記ベーシックセル１２内のＭＩＳＦＥＴＱの
ドレイン領域若しくはソース領域のＳｉと第２層目信号
配線２１若しくは第２層目電源配線２１のＡｌとの間の
相互拡散を中間層としての第１層目信号配線１９若しく
は第１層目シャント用配線１９で低減し、ドレイン領域
若しくはソース領域と第２層目信号配線２１若しくは第
２層目電源配線２１との間の接続抵抗値を低減できるの
で、マクロセル１０の動作速度を速くし、この結果、ス
タンダードセル方式を採用する半導体集積回路装置１の
動作速度の高速化が図れる。

【００９４】（５）前記マクロセル１０内のベーシック
セル１２上層には、前記第２層目信号配線２１より上層
に配置されかつ第２方向に延在する第３層目信号配線２
３が延在するとともに、この第３層目信号配線２３より
上層に配置されかつ第１方向に延在する第４層目信号配
線２５及び第４層目電源配線２５が延在する。この構成
により、前記ベーシックセル１２の上層の空領域（見か
け上、ベーシックセルの占有面積内）を利用し、ベーシ
ックセル１２間又は基本回路若しくはマクロセル４０間
を結線する第３層目信号配線２３及び第４層目信号配線
２５を配置し、ベーシックセル１２間の第３層目信号配
線２３及び第４層目信号配線２５を配置する配線チャネ
ル領域を排除したので、この配線チャネル領域に相当す
る分、マクロセル４０又はマクロセル４０間の占有面積
すなわちマクロセル１０の占有面積を縮小し、スタンダ
ードセル方式を採用する半導体集積回路装置１の集積度
を向上できる。また、この結果、前記マクロセル１０内
のベーシックセル１２の間隔、マクロセル４０の間隔を
縮小し、第３層目信号配線２３、第４層目信号配線２５
のいずれの配線長をも短縮できるので、信号伝達速度を
速くし、スタンダードセル方式を採用する半導体集積回
路装置１の動作速度の高速化が図れる。

【００９５】（６）前記第２層目信号配線２１の上層に
前記第４層目電源配線２５が配置され、前記第２層目電
源配線２１の上層に前記第４層目信号配線２５が配置さ
れる。この構成により、前記第２層目信号配線２１の上
層に第４層目信号配線２５を配置した場合に比べて、第
２層目信号配線２１と第４層目信号配線２５との間の離
隔寸法を増加し、この第２層目信号配線２１と第４層目
信号配線２５との間のクロストークノイズ（カップリン
グノイズ）を低減できるので、スタンダードセル方式を
採用する半導体集積回路装置１の回路動作上の信頼性を
向上できる。

【００９６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００９７】本発明は、スタンダードセル方式に限定さ
れず、カスタム方式、フルカスタム方式、ゲートアレイ
方式、マスタスタライス方式のいずれかの方式を採用す
る半導体集積回路装置、つまりＡＳＩＣ全般に適用でき
る。

【００９８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。（Ａ）ＡＳＩＣにおいて、高速回路動作を図れる。（Ｂ）ＡＳＩＣにおいて、高集積度化を図れる。（Ｃ）ＡＳＩＣにおいて、回路動作上の信頼性を向上で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例であるスタンダードセル方式
を採用する半導体集積回路装置のレイアウト図。

【図２】マクロセルの基本回路図。

【図３】ベーシックセルの要部平面図。

【図４】ベーシックセルの要部平面図。

【図５】ベーシックセルの要部平面図。

【図６】マクロセルの基本回路図。

【図７】ベーシックセルの要部平面図。

【図８】ベーシックセルの要部平面図。

【図９】ベーシックセルの要部平面図。

【図１０】マクロセルの要部平面図。

【図１１】マクロセルの要部平面図。

【図１２】マクロセルの要部平面図。

【図１３】マクロセルの結線図。

【符号の説明】

１…スタンダードセル方式を採用する半導体集積回路装
置、４〜１１…マクロセル、１２，１３…ベーシックセ
ル、１５…ゲート電極、１６，１７…半導体領域、１
９，２１，２３，２５…信号配線又は電源配線、１８，
２０，２２，２４…接続孔、４０…基本回路又はマクロ
セル、Ｑ…ＭＩＳＦＥＴ、Ｔｒ…バイポーラトランジス
タ。

Claims

【特許請求の範囲】

【請求項１】第１方向にゲート長方向を一致した複数
個のＭＩＳＦＥＴを含むベーシックセルが、前記第１方
向及びそれと交差する第２方向に複数個規則的に配置さ
れ、前記ベーシックセル内のＭＩＳＦＥＴ間及び前記複
数個のうちのいくつかのベーシックセル間を結線し、所
定機能を備えたマクロセルを構成する半導体集積回路装
置において、前記マクロセル内の各々のベーシックセル
内のＭＩＳＦＥＴ間が、このベーシックセル内のＭＩＳ
ＦＥＴのゲート電極よりも上層に配置された第１層目信
号配線で結線されるとともに、前記マクロセル内の第２
方向に隣接して配置されるベーシックセル間が、前記第
１層目信号配線のうち前記第２方向に延在する第１層目
信号配線で結線され、前記マクロセル内の第１方向に隣
接して配置されるベーシックセル間が、前記第１層目信
号配線よりも上層に配置され、かつ前記第１方向に延在
する第２層目信号配線で結線されるとともに、前記第１
方向に隣接して配置される各々のベーシックセル内のＭ
ＩＳＦＥＴが、前記第２層目信号配線と同一層でかつ同
一の第１方向に延在する第２層目電源配線から給電され
ることを特徴とする半導体集積回路装置。
【請求項２】前記請求項１に記載の第２層目電源配線
は、前記ベーシックセル内のＭＩＳＦＥＴの上層に、こ
のＭＩＳＦＥＴのゲート幅寸法とぼぼ同等の配線幅寸法
を有し、第１方向に延在することを特徴とする半導体集
積回路装置。
【請求項３】前記請求項１又は請求項２に記載のベー
シックセル内のＭＩＳＦＥＴのソース領域若しくはドレ
イン領域は、前記ベーシックセル内のＭＩＳＦＥＴ間を
結線する第１層目信号配線と同一配線層の第１層目シャ
ント用配線でシャントされることを特徴とする半導体集
積回路装置。
【請求項４】前記請求項１乃至請求項３のいずれかに
記載の第１層目信号配線は高融点金属膜で構成され、前
記第２層目信号配線及び第２層目電源配線は、アルミニ
ウム膜、アルミニウム合金膜のいずれかの単層、若しく
はこれらの膜の下地に前記高融点金属膜、高融点金属の
合金膜、高融点金属の窒化膜のいずれかを形成した積層
で構成されることを特徴とする半導体集積回路装置。
【請求項５】前記請求項１乃至請求項４のいずれかに
記載のマクロセル内のベーシックセル上層には、前記第
２層目信号配線より上層に配置されかつ第２方向に延在
する第３層目信号配線が延在するとともに、この第３層
目信号配線より上層に配置されかつ第１方向に延在する
第４層目信号配線及び第４層目電源配線が延在すること
を特徴とする半導体集積回路装置。
【請求項６】前記請求項５に記載の第２層目信号配線
の上層に前記第４層目電源配線が配置され、前記第２層
目電源配線の上層に前記第４層目信号配線が配置される
ことを特徴とする半導体集積回路装置。
【請求項７】前記請求項１乃至請求項６のいずれかに
記載のマクロセルは、浮動小数点演算回路、整数演算回
路、ストアバッファ回路のいずれかであることを特徴と
する半導体集積回路装置。
【請求項８】前記請求項７に記載のマクロセルは、ス
タンダードセル方式で構成されることを特徴とする半導
体集積回路装置。