JPH07263628A - 半導体装置 - Google Patents

半導体装置

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JPH07263628A
JPH07263628A JP6049580A JP4958094A JPH07263628A JP H07263628 A JPH07263628 A JP H07263628A JP 6049580 A JP6049580 A JP 6049580A JP 4958094 A JP4958094 A JP 4958094A JP H07263628 A JPH07263628 A JP H07263628A
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Japan
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transistor array
power supply
semiconductor device
section
pad
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JP6049580A
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Kuniyuki Hayashi
邦幸 林
Masaya Kitagawa
雅也 北川
Satoru Tanizawa
哲 谷沢
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Fujitsu Ltd
Fujitsu LSI Technology Co Ltd
Original Assignee
Fujitsu Ltd
Fujitsu LSI Technology Co Ltd
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Abstract

(57)【要約】 【目的】本発明は半導体チップ上にＩ／Ｏ回路が形成さ
れた半導体装置に関し、レイアウト設計を適正化するこ
とにより小型化を図ることを目的とする。 【構成】半導体チップ22上にトランジスタアレイ部23と
コントローラ部24とを具備したＩ／Ｏセル回路21と、こ
のＩ／Ｏセル回路21と接続される複数のボンディングパ
ッド25,26 とを具備する半導体装置において、上記半導
体チップ22のトランジスタアレイ部23の形成位置に対す
る外側位置に形成される第１のパッド形成領域34にボン
ディングパッドの一部25を形成する。また、半導体チッ
プ22のトランジスタアレイ部23の形成位置に対する内側
位置に形成される第２のパッド形成領域35に残るボンデ
ィングパッド26を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
半導体チップ上にＩ／Ｏ回路が形成された半導体装置に
関する。
【０００２】近年の電子機器では小型化，軽量化という
ダウンサイジングが急速に行われており、これに伴い電
子機器に配設される半導体装置においても小型化、高集
積化が図られている。
【０００３】例えば半導体装置としてマイクロプロセッ
サを例に挙げると、マイクロプロセッサは半導体チップ
上に論理回路，メモリ回路，Ｉ／Ｏ(input and output)
回路等を配設した構成とされている。
【０００４】従って、半導体装置の小型化のためには、
これらの各種回路を半導体チップ上に搭載効率よくレイ
アウトする必要がある。
【０００５】
【従来の技術】図７は半導体装置の全体構成を示してお
り、また図８は従来における半導体装置のＩ／Ｏ回路が
配設された領域（Ｉ／Ｏ回路領域）の概略構成を示して
いる。
【０００６】図７に示される半導体装置１は例えばマイ
クロプロセッサであり、半導体チップ５上に論理回路
２，メモリ回路３，Ｉ／Ｏ回路４等を形成した構成とさ
れている。またＩ／Ｏ回路４は、図８に示されるように
半導体チップ５の上部に入出力用Ｉ／Ｏセル回路６，入
出力端子となるボンディングパッド７，電源配線ＶDD，
ＶSS等が形成された構成とされている。
【０００７】Ｉ／Ｏ回路４は半導体チップ１の外側位置
近傍に形成されており、論理回路，２及びメモリ回路３
はこのＩ／Ｏ回路４に囲まれるように配設されている。
またＩ／Ｏ回路４を構成する入出力用Ｉ／Ｏセル回路６
は、論理回路２及びメモリ回路３に各種信号を入出力す
るための入出力処理を行うものである。また、ボンディ
ングパッド７はリード８とワイヤ接続され、半導体チッ
プ１が接続される外部回路とワイヤ及びリード８を介し
て接続される。更に、電源配線ＶDD，ＶSSは入出力用Ｉ
／Ｏセル回路６に対し電源供給するものであり、Ｉ／Ｏ
回路領域（図７に梨地で示す領域）内に例えばリング状
に配設されている。
【０００８】従来においては、上記した入出力用Ｉ／Ｏ
セル回路６は論理回路２及びメモリ回路３に入出力され
る配線数に応じて複数個配設されており、またボンディ
ングパッド７は入出力用Ｉ／Ｏセル回路６の数及び電源
配線ＶDD，ＶSSの数に対応して配設されていた。即ち、
一つの入出力用Ｉ／Ｏセル回路６には、これと対応する
ボンディングパッド７が配設されており、この対応する
ボンディングパッド７と入出力用Ｉ／Ｏセル回路６とが
接続される構成とされていた。また、複数のボンディン
グパッド７の内には電源パッド７ａ，７ｂが有り、この
電源パッド７ａ，７ｂは電源配線ＶDD，ＶSSと接続され
る構成とされていた。
【０００９】更に、ボンディングパッド７の形成位置
は、入出力用Ｉ／Ｏセル回路６の配設位置に対して半導
体チップ５の外側に形成される構成とされていた。
【００１０】
【発明が解決しようとする課題】しかるに、上記のよう
にボンディングパッド７を入出力用Ｉ／Ｏセル回路６の
配設位置の外側のみに一列に形成した従来構成では、半
導体装置１の高集積化に伴いピン数が増大してボンディ
ングパッド数が多くなると、入出力用Ｉ／Ｏセル回路６
の外側にボンディングパッド７を配設するために大なる
面積を必要とし、半導体装置１が大型化してしまうとい
う問題点があった。
【００１１】また、これを解決する一手段として図９に
示すように入出力用Ｉ／Ｏセル回路６の外側にボンディ
ングパッド７を複数列（同図では４列に配設した例を示
す）にわたり配設することが考えられる。
【００１２】しかるにこの構成では、ボンディングパッ
ド７から入出力用Ｉ／Ｏセル回路６まで引き出される引
き出し配線１１の配設位置が狭くなり、必然的に引き出
し配線１１を細く設定しなければならないという問題点
が生じる。
【００１３】このように、引き出し配線１１が狭くなる
とインピーダンス特性が劣化すると共に寄生容量が発生
し、信号伝搬性が低下してしまう。また、電源パッド７
ａ，７ｂに接続された引き出し配線１１では、大きな電
圧降下が発生してしまい消費電力が増大したり回路動作
に支承が生じるおそれがあるいう問題点があった。
【００１４】また、図１０に従来における電源パッド７
ａ，７ｂと電源配線ＶDD，ＶSSとの接続構造を示す。上
記のように、電源パッド７ａ，７ｂは入出力用Ｉ／Ｏセ
ル回路６の外側に一列に配設され、かつ電源配線ＶDD，
ＶSSが２本並列に配設された構成では、何れか一方の電
源パッドと電源配線（同図の場合には、電源パッド７ｂ
と電源配線ＶDDがこれに該当する）を他の電源配線ＶSS
を跨いで接続する必要が生じる。
【００１５】このため、従来では電源配線ＶSSの上部に
絶縁膜を介して導電配線１２を形成し、この電源パッド
７ｂ及び電源配線ＶDDをビア１４，１５を用いて導電配
線１２と接続することにより電源パッド７ｂと電源配線
ＶDDとの導通を図る構成とされていた。
【００１６】しかるに上記の接続構造では、ビア１４，
１５における電気的抵抗が高くなり、よってこのビア１
４，１５においても大きな電圧降下が発生してしまい消
費電力が増大したり回路動作に支承が生じるおそれがあ
るいう問題点があった。
【００１７】更に、従来の半導体装置１は、入出力用Ｉ
／Ｏセル回路６自体が大きく、これによっても半導体装
置１が大型化してしまうという問題点があった。以下、
この理由について説明する。
【００１８】入出力用Ｉ／Ｏセル回路６は、多数のトラ
ンジスタを集積したトランジスタ領域部９とＩ／Ｏコン
トローラ部１０とにより構成されている。図８におて、
破線で示す領域がトランジスタ領域部９が形成された領
域であり、また一点鎖線で示す領域がＩ／Ｏコントロー
ラ部１０が形成された領域である。同図に示すように、
入出力用Ｉ／Ｏセル回路６の形成領域において、トラン
ジスタ領域部９が形成された領域はＩ／Ｏコントローラ
部１０が形成された領域に比べて非常に大きな面積を示
している。このように、トランジスタ領域部９がＩ／Ｏ
コントローラ部１０に比べて非常に大きな配設面積を必
要とするのは次の理由による。 即ち、トランジスタ領
域部９の面積は、配設されるトランジスタの数に対応し
ており、このトランジスタの数は入出力処理を行うため
の駆動電流の大きさに対応している。また、トランジス
タ領域部９の性能決定を行うに際し、従来では予想され
る最大の駆動電流値を基準としていた。このため、トラ
ンジスタ領域部９の形状は大きくなってしまう。
【００１９】また従来においては、各Ｉ／Ｏセル回路６
は同一構成とされており、従ってトランジスタ領域部９
も同一構成（同一形状）とされている。このため、半導
体チップ５の上部には形状の大きな入出力用Ｉ／Ｏセル
回路６が複数は配設されることになり、これによっても
半導体装置１の形状が大型化してしまう。
【００２０】更に、前記したようにトランジスタ領域部
９は予想される最大の駆動電流値を基準としているた
め、複数配設される入出力用Ｉ／Ｏセル回路６の内、小
さな駆動電流で入出力処理できる信号にを処理する入出
力用Ｉ／Ｏセル回路６では、使用するトランジスタ数は
少なくてよいため使用しないトランジスタが多数発生
し、この不使用トランジスタの配設面積だけ無駄なスペ
ースが発生するという問題点があった。
【００２１】本発明は上記の点に鑑みてなされたもので
あり、小型化を図り得る半導体装置を提供することを目
的とする。
【００２２】また、本発明の他の目的は、消費電力の低
減及び適正な回路動作を行いうる半導体装置を提供する
ことを目的とする。
【００２３】
【課題を解決するための手段】上記の課題は下記の手段
を講じることにより解決することがてきる。
【００２４】請求項１の発明では、半導体チップ上に、
トランジスタアレイ部とコントローラ部とを具備したＩ
／Ｏセル回路と、このＩ／Ｏセル回路と接続される複数
のボンディングパッドとを具備する半導体装置におい
て、上記半導体チップのトランジスタアレイ部の形成位
置に対する外側位置に形成される第１のパッド形成領域
にボンディングパッドの一部を形成し、半導体チップの
トランジスタアレイ部の形成位置に対する内側位置に形
成される第２のパッド形成領域に残るボンディングパッ
ドを形成したことを特徴とするものである。
【００２５】また、請求項２の発明では、上記半導体チ
ップ上にトランジスタアレイ部とコントローラ部とを分
離形成したことを特徴とするものである。
【００２６】また、請求項３の発明では、上記コントロ
ーラ部の上部にコントローラ部に電源供給を行う電源リ
ングを配置し、上記トランジスタアレイ部に電源供給を
行う電源配線と、コントローラ部に電源供給を行う電源
リングを独立して配設したことを特徴とするものであ
る。
【００２７】また、請求項４の発明では、上記トランジ
スタアレイ部を、必要とされる駆動電流の大きさに応じ
て複数の駆動領域に領域分けしてなることを特徴とする
ものである。
【００２８】また、請求項５の発明では、隣接する駆動
領域間に形成される不使用トランジスタをオフ状態とす
ることにより、上記トランジスタアレイ部を複数の駆動
領域に領域分けしたことを特徴とするものである。
【００２９】また、請求項６の発明では、上記トランジ
スタアレイ部の上部にボンディングパッドの列設方向に
沿って２本の電源配線を配設し、この電源配線を近接す
るボンディングパッドに接続する構成としたことを特徴
とするものである。
【００３０】更に、請求項７の発明では、上記電源配線
の一部が、内側に配設されたボンディングパッドの配設
位置よりも更に内側に配設された構成としたことを特徴
とするものである。
【００３１】
【作用】上記の各構成は下記のように作用する。
【００３２】請求項１の発明によれば、トランジスタア
レイ部の形成位置の外側位置に形成された第１のパッド
形成領域にボンディングパッドの一部を形成し、トラン
ジスタアレイ部の形成位置に対する内側位置に形成され
る第２のパッド形成領域に残るボンディングパッドを形
成したことにより、ボンディングパッドはトランジスタ
アレイ部の配設領域を挟んで２列形成される構成とな
る。
【００３３】これにより、トランジスタアレイ部と各ボ
ンディングパッドとの間に配設される引き出し配線の引
回しを自由度を有して行うことができ、よってトランジ
スタアレイ部と各ボンディングパッドとを短い配線長で
接続することが可能となると共に、引き出し配線を太く
することができる。よって、引き出し配線を短くできる
分だけ半導体装置の小型化を図ることができる。また、
引き出し配線を短くかつ太くできることにより、トラン
ジスタアレイ部とボンディングパッドとを接続する配線
のインピーダンスを低減することができ信号の伝搬及び
電源供給にロスが発生することを防止することができ
る。
【００３４】また、請求項２の発明によれば、半導体チ
ップ上にトランジスタアレイ部とコントローラ部とを分
離形成したことにより、トランジスタアレイ部及びコン
トローラ部の配設領域を独立して設定することが可能と
なるため、効率的なレイアウトを行うことができる。こ
れにより、半導体チップ上にデッドスペースが発生する
のを防止でき、半導体装置の小型化を図ることができ
る。
【００３５】また、請求項３の発明によれば、コントロ
ーラ部の上部にコントローラ部に電源供給を行う電源リ
ングを配置し、上記トランジスタアレイ部に電源供給を
行う電源配線とコントローラ部に電源供給を行う電源リ
ングを独立して配設したことにより、一つの電源配線よ
りトランジスタアレイ部及びコントローラ部に夫々配線
を引き回す必要がなくなる。よって、電源配設において
も効率的なレイアウトを行うことが可能となり、半導体
チップ上にデッドスペースが発生するのを防止でき半導
体装置の小型化を図ることができる。
【００３６】また、請求項４の発明によれば、トランジ
スタアレイ部を必要とされる駆動電流の大きさに応じて
複数の駆動領域に領域分けしたことにより、従来のよう
にボンディングパッド毎にＩ／Ｏセル回路を設けると共
に各Ｉ／Ｏセル回路が一律に最大駆動電流値に対応でき
るトランジスタ数を有した構成に比べ、不要トランジス
タを大幅に低減するとができ、トランジスタアレイ部を
小型化することができる。このように、トランジスタア
レイ部が小型化されることにより、半導体装置の小型化
をも図ることができる。
【００３７】また、請求項５の発明によれば、隣接する
駆動領域間に形成される不使用トランジスタをオフ状態
とすることによりトランジスタアレイ部を複数の駆動領
域に領域分けすることにより、領域分けを行うための特
別に構成を要することなく電気的に駆動領域の領域分け
を行うことができるため、簡単に駆動領域の領域分けを
行うことができる。
【００３８】また、請求項６の発明によれば、トランジ
スタアレイ部の上部にボンディングパッドの列設方向に
沿って２本の電源配線を配設し、この電源配線を近接す
るボンディングパッドに接続することにより、トランジ
スタアレイ部の上部に２本配設された電源配線の内近接
した側の電源配線にボンディングパッドを接続すること
が可能となる。これにより、一方の電源配線を接続する
のに他方の電源配線を跨いで配線を行う必要がなくな
り、電源配線とボンディングパッドとの接続部分におけ
るインピーダンスの増大を防止することができ、電源供
給にロスが発生することを防止することができる。
【００３９】更に、請求項７の発明によれば、内側に配
設されたボンディングパッドの配設位置よりも更に内側
に電源配線の一部を配設した構成とすることにより、半
導体チップの内側の電源パッドは更に内側にある電源線
と従来用いられていたビアを用いることなく接続するこ
とができ、これによっても電源配線とボンディングパッ
ドとの接続部分におけるインピーダンスの増大を防止す
ることができ、電源供給にロスが発生することを防止す
ることができる。
【００４０】
【実施例】次に本発明の実施例について図面と共に説明
する。
【００４１】図１乃至図３は本発明の一実施例である半
導体装置２０を示している。半導体装置２０の全体構成
は図７を用いて説明した半導体装置１と略同一の構成で
あるためその図示は省略する。また、本発明の特徴と図
７におけるＩ／Ｏ回路領域（梨地で示す領域）であるの
で、図１及び図２はこのＩ／Ｏ回路領域のみを拡大して
示している。図１はＩ／Ｏ回路領域の詳細説明図であ
り、図２はＩ／Ｏ回路のレイアウト図である。更に、図
３は図１に図示される領域に対応する回路図である。
【００４２】先ず、図２を用いてＩ／Ｏセル回路２１の
レイアウトについて説明する。本実施例に係るＩ／Ｏセ
ル回路２１は、大略すると半導体チップ２２上にトラン
ジスタアレイ部２３、コントローラ部２４、ボンディン
グパッド２５，２６、電源配線２７，２８、電源リング
２９，３０等を形成した構成とされている。
【００４３】半導体チップ２２は例えばシリコン基板で
あり、その上部にＩ／Ｏセル回路２１を始めとして論理
回路，メモリ回路等（図７参照）が形成される。Ｉ／Ｏ
セル回路２１は、この半導体チップ２２の外側位置近傍
に形成されている。
【００４４】また本実施例では、従来Ｉ／Ｏセル回路６
（図８参照）として一体化されていたトランジスタ領域
部９とコントローラ部１０とを分離した構成とされてい
る。トランジスタアレイ部２３は多数のトランジスタを
アレイ状に配設した構成を有しており、本実施例におい
ては図１に示されるように半導体チップ２２の外側（図
１及び図２において、下側が外側となる）にＰチャンネ
ル型のトランジスタアレイ３１が配設され、また半導体
チップ２２の内側にＮチャンネル型のトランジスタアレ
イ３２が配設された構成とされている。このトランジス
タアレイ部２３は、後述するコントローラ部２４からの
コントロール信号に基づき、入力される信号の増幅処理
やバッファリング処理を行うものである。
【００４５】コントローラ部２４は、トランジスタアレ
イ部２３の配設領域に対して内側に離間した領域に配設
されている。このコントローラ部２４とトランジスタア
レイ部２３とは図示しないコントロール配線により接続
されており、トランジスタアレイ部２３を構成する各ト
ランジスタに対してコントロール信号を供給する構成と
されている。
【００４６】尚、コントローラ部２４とトランジスタア
レイ部２３とを接続するコントロール配線は、例えば半
導体チップ２２を多層構造とし、内層に形成された配線
層をこのコントロール配線として用いることが考えられ
る。このように、半導体チップ２２を多層構造とする技
術は一般に用いられている技術であり、コントロール配
線を上記構成とすることも容易である。また、コントロ
ール配線を半導体チップ２２の表面で引き回さない構成
とすることにより、後述するボンディングパッド２５，
２６に対する配線の引回しを容易に行うことができる。
【００４７】上記のように、トランジスタアレイ部２３
とコントローラ部２４とを分離した構成とすることによ
り、トランジスタアレイ部２３及びコントローラ部２４
の配設領域を夫々独立して設定することが可能となるた
め、半導体チツプ２２上におけるレイアウトが容易とな
る。即ち、トランジスタ領域部９とコントローラ部１０
とを一体化した従来構成では、内部回路の設計上どうし
てもＩ／Ｏセル回路６を一つのユニットとして扱わざる
おえず、レイアウト設計の自由度がなくデッドスペース
が発生し易かった。これに対し、トランジスタアレイ部
２３とコントローラ部２４とを分離することにより、レ
イアウトの自由度が増し半導体チップ２２上にデッドス
ペースが発生するのを防止でき、延いては半導体装置２
０の小型化を図ることができる。
【００４８】電源配線２７はトランジスタアレイ部２３
の上部に形成されたＶSSの電源母線であり、また電源配
線２８はトランジスタアレイ部２３の上部に形成された
ＶDDの電源母線である。この電源配線２７はＮチャンネ
ル型のトランジスタアレイ３２に電源供給を行い、また
電源配線２８はＰチャンネル型のトランジスタアレイ３
１に電源供給を行う。この各電源配線２７，２８は、ト
ランジスタアレイ部２３の形成方向（図中、左右方向）
に沿って延在するよう形成されている。
【００４９】また、電源リング２９，３０はコントロー
ラ部２４の上部に形成されており、各コントローラ部２
４に対して電源供給する機能を奏する。電源リング２９
はＶ SSに接続されており、電源リング３０はＶDDに接続
された構成とされている。このように、トランジスタア
レイ部２３に電源供給を行うための電源配線２７，２８
と各コントローラ部２４に電源供給を行うための電源リ
ング２９，３０を夫々独立して形成することによっても
電源供給を行うための各配線２７〜３０の配設位置を自
由度を持って設定するとができるため、面倒な配線の引
き回しを不要とすることができレイアウト設計を容易に
行うことができる。
【００５０】続いて、ボンディングパッド２５，２６の
レイアウトについて説明する。
【００５１】図５に示されるように、ボンディングパッ
ド２５，２６はリード８（図７参照）と電気的に接続す
るために、ワイヤ３３が接続される部位である。ワイヤ
３３が確実にボンディングされるためには、このボンデ
ィングパッド２５，２６の面積は或る一定の大きさを必
要とし、よって半導体装置２０の小型化を図るためにボ
ンディングパッド２５，２６を小さくすることには限界
がある。また、半導体装置２０の高集積化に伴いリード
数は増大する傾向にあり、よって半導体チップ２２に形
成するボンディングパッド２５，２６の数も増大する傾
向にある。このため、ボンディングパッド２５，２６を
半導体チップ２２の上部に配設効率よく形成することが
半導体装置２０を小型化する面からは重要となる。
【００５２】そこで本実施例においては、ボンディング
パッド２５，２６を半導体チップ２２の上部に形成する
に際し、トランジスタアレイ部２３の形成位置に対する
外側位置に形成された第１のパッド形成領域３４に第１
列目のボンディングパッド２５を形成し、トランジスタ
アレイ部２３の形成位置に対する内側位置に形成された
第２のパッド形成領域３５に残る第２列目のボンディン
グパッド２６を形成したことを特徴とするものである。
この第１列目のボンディングパッド２５及び第２列目の
ボンディングパッド２６の総数が半導体装置２０に必要
とされるボンディングパッド数となる。
【００５３】このように、トランジスタアレイ部２３の
配設領域を挟んで第１列目のボンディングパッド２５と
第２列目のボンディングパッド２６とが配設される構成
とすることにより、ボンディングパッド２５，２６のパ
ッド数が増大しても第１のパッド形成領域３４内で第１
列目のボンディングパッド２５の配設レイアウトを設定
し、第２のパッド形成領域３５内で第２列目のボンディ
ングパッド２６の配設レイアウトを設定すればよいた
め、そのレイアウトを容易に行うことができる（従来で
は、第１のパッド形成領域３４内に総てのボンディング
パッドを配設していたためレイアウトが困難であっ
た）。また、ボンディングパッド２５，２６の各隣接ピ
ッチも、従来のように第１のパッド形成領域３４内に総
てのボンディングパッドを配設していた構成に比べて広
くすることができる。
【００５４】これにより、トランジスタアレイ部２３と
各ボンディングパッド２５，２６との間に配設される引
き出し配線３６，３７（図１に示す）の引き回しの自由
度を向上させることができ、トランジスタアレイ部２３
と各ボンディングパッド２５，２６とを短い配線長で接
続することが可能となる。よって、引き出し配線３６，
３７を短くできる分だけ半導体装置２０の小型化を図る
ことができると共に、引き出し配線３６，３７のインピ
ーダンスを低減することができ信号の伝搬及び電源供給
にロスが発生することを防止することができる。
【００５５】続いて、図１及び図３を用いてトランジス
タアレイ部２３の構成について詳述する。
【００５６】上記したように、トランジスタアレイ部２
３はＰチャンネル型のトランジスタアレイ３１とＮチャ
ンネル型のトランジスタアレイ３２とにより構成されて
おり、図３に示されるように各トランジスタアレイ３
１，３２はＭＯＳ型の多数のトランジスタがアレイ状に
列設された構成とされている。また、トランジスタアレ
イ部２３を挟むように形成された各ボンディングパッド
２５，２６は、引き出し配線３６，３７によりトランジ
スタアレイ部２３の所定位置に接続されている。
【００５７】また、同図において、２５-IN,２６-IN は
入力用ボンディングパッドであり、２５-OUT, ２６-OUT
は出力用ボンディングパッドであり、２５-VDD，２５-V
SSは電源用ボンディングパッドを夫々示している。
【００５８】尚、図１においてハッチングで示す部分
は、各ボンディングパッド２５，２６とトランジスタア
レイ部２３との間、及びＰチャンネル型のトランジスタ
アレイ３１とＮチャンネル型のトランジスタアレイ３２
との間を接続するための配線である。
【００５９】本実施例では、上記のトランジスタアレイ
部２３は複数の駆動領域に領域分けされた構成とされて
おり、この領域の設定は各ボンディングパッド２５，２
６に入出力される信号に対し所定の入出力処理を行うの
に必要とされる駆動電流の大きさに応じて領域分けされ
た構成とされている。即ち、例えば信号レベルが小さく
半導体装置２０内の論理回路に入出力するのに大きな増
幅処理が必要な信号が入出力されるボンディングパッド
に接続される領域においては、大なる駆動電流を必要と
するため駆動領域は広く設定される。逆に、信号レベル
が大きくさほど増幅処理を必要としない信号が入出力さ
れるボンディングパッドと接続される領域はその駆動領
域が狭く設定されている。
【００６０】また、トランジスタアレイ部２３を領域分
けするためには、この領域の境界部分において隣接する
トランジスタを電気的に分離する必要がある。このた
め、本実施例においては、この境界部分に配設されたト
ランジスタをオフ（ＯＦＦ）することにより隣接する駆
動領域の電気的分離を行っている。
【００６１】図１において、黒塗りした部分は、駆動領
域の領域分けを行うためにＯＦＦされたトランジスタの
ゲートを示している。また、同図において矢印Ｗで示す
のはボンディングパッドの幅で決まっていた従来のＩ／
Ｏセル回路の幅寸法である。同図より、ボンディングパ
ッド２５，２６の幅寸法Ｗ内に、複数の駆動領域（黒塗
りされたトランジスタのゲートに挟まれた領域が一つの
駆動領域である）が混在しているのが判る。
【００６２】このように、トランジスタアレイ部２３を
必要とされる駆動電流の大きさに応じて複数の駆動領域
に領域分けしたことにより、従来のようにＩ／Ｏセル回
路が最大駆動電流値に対応できるようにトランジスタを
多数配設していた構成に比べて不要トランジスタを大幅
に低減するとができ、トランジスタアレイ部２３の小型
化を図ることができる。このように、トランジスタアレ
イ部２３が小型化されることにより半導体装置２０の小
型化を図ることができる。
【００６３】また前記したように図３は、Ｉ／Ｏセル回
路２１の図１に図示される部分に対応する回路図を示し
ている。図中、Ａ〜Ｃで示す端子は出力端子であり出力
用ボンディングパッド２５-OUT, ２６-OUTと接続される
ものであり、またＤで示す端子は入出力端子であり入出
力用ボンディングパッド２５-IN,OUT と接続されるもの
であり、Ｇ，Ｈで示す端子は入力端子であり入力用ボン
ディングパッド２５-IN,２６-IN と接続されるものであ
り、またＥ，Ｆで示す端子は電源端子であり電源用ボン
ディングパッド２５-VDD，２６-VSSはと接続されるもの
である。更に、Ａ１〜Ｄ１はコントローラ部２４と接続
されるコントロール端子を示している。尚、Ｄ２，Ｇ
１，Ｈ１はボンディングパッドからの入力信号端子であ
る。
【００６４】同図において、ダイオードとして示してい
る部分は、その両側に位置するトランジスタがＯＦＦす
るように各トランジスタのゲートへ電圧が印加されてお
り、これにより隣接するトランジスタ群（駆動領域）は
電気的に分離される。このように、隣接する駆動領域間
に形成される不使用トランジスタをオフ状態とし、こと
によりトランジスタアレイ部２３を複数の駆動領域に領
域分けすることにより、領域分けを行うための特別に構
成を要することなくトランジスタのスイッチングで電気
的に駆動領域の領域分けを行うことができるため、簡単
に駆動領域の領域分けを行うことができる。また、トラ
ンジスタアレイの中でアプリケーションの関係上未使用
領域が発生しても、この領域に静電破壊防止用のダイオ
ード（ＥＳＤ保護ダイオード）を形成することにより、
未使用領域を有効に利用することができる。
【００６５】図４は電源用ボンディングパッド２５-
VDD，２６-VSSと電源配線２７，２８との接続構造を拡
大して示している。電源配線２７，２８はトランジスタ
アレイ部２３の上部にボンディングパッド２５，２６の
列設方向に沿って２本配設されており、この電源配線２
８の配設位置の外側にボンディングパッド２５が、また
電源配線２７の配設位置の内側にボンディングパッド２
６が夫々配設された構成とされている。従って、列設さ
れた複数のボンディングパッド２５の一つである電源用
ボンディングパッド２５-VDDと電源配線２８とは近接配
設された構成であり、また列設された複数のボンディン
グパッド２６の一つである電源用ボンディングパッド２
６-VSSと電源配線２７とも近接配設された構成となって
いる。また、電源用ボンディングパッド２５-VDDと電源
配線２８とは引き出し配線３６ａにより接続されると共
に、電源用ボンディングパッド２６-VSSと電源配線２７
とは引き出し配線３７ａにより接続されている。
【００６６】上記構成とすることにより、一方の電源配
線を接続するのに他方の電源配線を跨いで配線を行う必
要がなくなり、電源配線２７，２８と電源用ボンディン
グパッド２５-VDD，２６-VSSとを接続する引き出し配線
３６ａ，３７ａのインピーダンスを低減することがで
き、よってこの引き出し配線３６ａ，３７ａで発生する
電圧降下を低減することが可能となる。これにより、従
来用いていたビア１４，１５（図１０参照）に比べて電
源供給にロスが発生することを防止することができ消費
電力の低減を図ることができる。
【００６７】尚、上記した実施例においては、図１及び
図２に示されるようにボンディングパッド２５，２６を
トランジスタアレイ部２３の延在方向に沿ってその内側
及び外側に夫々１列つづ形成した構成を例に挙げて説明
した。しかるに、配設されるリード数が増大しこれに伴
いボンディングパッドが増大した場合には、図６に示さ
れるように、トランジスタアレイ部２３の内側及び外側
に夫々複数列（図６には２列）でボンディングパッド３
８，３９を形成する構成としてもよい。
【００６８】トランジスタアレイ部２３の内側及び外側
に夫々形成されている第１及び第２のパッド形成領域３
４，３５は、トランジスタアレイ部２３を挟んでその両
側に夫々形成されているため従来に比べて広い面積を有
している。従って、各形成領域３４，３５にボンディン
グパッド３８，３９を複数列にわたり形成しても各バッ
ド３８，３９の配設ピッチを広く保つことができる。よ
って引き出し配線の引き回し設計を容易にでき、また引
き出し配線の太く形成できるためインピーダンスが低減
することもない。
【００６９】また、電源配線の一部が、内側に配設され
たボンディングパッドの配設位置よりも更に内側に配設
された構成としてもよい。この構成とすることにより、
半導体チップの内側の電源パッドは更に内側にある電源
線と従来用いられていたビアを用いることなく接続する
ことができ、これによっても電源配線とボンディングパ
ッドとの接続部分におけるインピーダンスの増大を防止
することができ、電源供給にロスが発生することを防止
することができる。
【００７０】
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を奏する。
【００７１】請求項１の発明によれば、ボンディングパ
ッドはトランジスタアレイ部の配設領域を挟んで２列形
成される構成となり、このようにボンディングパッドが
トランジスタアレイ部の配設領域を挟んで２列形成され
ることにより、ボンディングパッドのバッド数が増大し
てもそのレイアウトを容易に行うことができ、隣接する
ボンディングパッドのピッチも従来のようにＩ／Ｏセル
回路の外側に一例に配設していた構成に比べて広くする
ことができる。
【００７２】これにより、トランジスタアレイ部と各ボ
ンディングパッドとの間に配設される引き出し配線の引
回しを自由度を有して行うことができ、よってトランジ
スタアレイ部と各ボンディングパッドとを短い配線長で
接続することが可能となる。よって、引き出し配線を短
くできる分だけ半導体装置の小型化を図ることができる
と共に、トランジスタアレイ部とボンディングパッドと
を接続する配線のインピーダンスを低減することができ
信号の伝搬及び電源供給にロスが発生することを防止す
ることができる。
【００７３】また、請求項２の発明によれば、トランジ
スタアレイ部及びコントローラ部の配設領域を独立して
設定することが可能となるため、効率的なレイアウトを
行うことができる。これにより、半導体チップ上にデッ
ドスペースが発生するのを防止でき、半導体装置の小型
化を図ることができる。
【００７４】また、請求項３の発明によれば、一つの電
源配線よりトランジスタアレイ部及びコントローラ部に
夫々配線を引き回す必要がなくなり、よって電源配設に
おいても効率的なレイアウトを行うことが可能となり、
半導体チップ上にデッドスペースが発生するのを防止で
き半導体装置の小型化を図ることができる。
【００７５】また、請求項４の発明によれば、トランジ
スタアレイ部を必要とされる駆動電流の大きさに応じて
複数の駆動領域に領域分けしたことにより、従来のよう
にボンディングパッド毎にＩ／Ｏセル回路を設けると共
に各Ｉ／Ｏセル回路が一律に最大駆動電流値に対応でき
るトランジスタ数を有した構成に比べ、不要トランジス
タを大幅に低減するとができ、トランジスタアレイ部を
小型化することができる。このように、トランジスタア
レイ部が小型化されることにより、半導体装置の小型化
をも図ることができる。
【００７６】また、請求項５の発明によれば、領域分け
を行うための特別に構成を要することなく電気的に駆動
領域の領域分けを行うことができるため、簡単に駆動領
域の領域分けを行うことができる。
【００７７】また、請求項６の発明によれば、トランジ
スタアレイ部の上部にボンディングパッドの列設方向に
沿って２本の電源配線を配設し、この電源配線を近接す
るボンディングパッドに接続することにより、トランジ
スタアレイ部の上部に２本配設された電源配線の内近接
した側の電源配線にボンディングパッドを接続すること
が可能となる。これにより、一方の電源配線を接続する
のに他方の電源配線を跨いで配線を行う必要がなくな
り、電源配線とボンディングパッドとの接続部分におけ
るインピーダンス低減を防止することができ、信号の伝
搬及び電源供給にロスが発生することを防止することが
できる。
【００７８】更に、請求項７の発明によれば、内側に配
設されたボンディングパッドの配設位置よりも更に内側
に電源配線の一部を配設した構成とすることにより、半
導体チップの内側の電源パッドは更に内側にある電源線
と従来用いられていたビアを用いることなく接続するこ
とができ、これによっても電源配線とボンディングパッ
ドとの接続部分におけるインピーダンスの増大を防止す
ることができ、電源供給にロスが発生することを防止す
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置のＩ／Ｏ回
路領域の詳細説明図である。
【図２】本発明の一実施例である半導体装置のレイアウ
ト図である。
【図３】図１に図示される領域に対応する回路図であ
る。
【図４】本発明の一実施例である電源配線とボンディン
グパッドとの接続構造を説明するための図である。
【図５】ボンディングパッドとワイヤ３３とが接続され
た状態を示す図である。
【図６】図１に示す半導体装置の変形例を示す図であ
る。
【図７】半導体装置の全体構成を示す図である。
【図８】従来における半導体装置のＩ／Ｏ回路が配設さ
れた領域（Ｉ／Ｏ回路領域）の概略構成を示す図であ
る。
【図９】従来における半導体装置において、入出力用Ｉ
／Ｏセル回路の外側にボンディングパッドを複数列にわ
たり配設した構成を示す図である。
【図１０】従来における電源パッドと電源配線ＶDD，Ｖ
SSとの接続構造を示す図である。
【符号の説明】
２０ 半導体装置 ２１ Ｉ／Ｏ回路 ２２ 半導体チップ ２３ トランジスタアレイ部 ２４ コントローラ部 ２５，２６ ボンディングパッド ２７，２８ 電源配線 ２９，３０ 電源リング ３１ Ｐチャンネル型トランジスタアレイ ３２ Ｎチャンネル型トランジスタアレイ ３３ ワイヤ ３４ 第１のパッド形成領域 ３５ 第２のパッド形成領域 ３６，３７ 引き出し配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北川 雅也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 谷沢 哲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ（２２）上に、トランジス
    タアレイ部（２３）とコントローラ部（２４）とを具備
    したＩ／Ｏセル回路（２１）と、該Ｉ／Ｏセル回路（２
    １）と接続される複数のボンディングパッド（２５，２
    ６，３８，３９）とを具備する半導体装置において、 該半導体チップ（２２）の該トランジスタアレイ部（２
    ３）の形成位置に対する外側位置に形成される第１のパ
    ッド形成領域（３４）に該ボンディングパッドの一部
    （２５，３８）を形成し、 該半導体チップ（２２）の該トランジスタアレイ部（２
    ３）の形成位置に対する内側位置に形成される第２のパ
    ッド形成領域（３５）に残る該ボンディングパッド（２
    ６，３９）を形成したことを特徴とする半導体装置。
  2. 【請求項２】 該半導体チップ（２２）上に該トランジ
    スタアレイ部（２３）と該コントローラ部（２４）とを
    分離形成したことを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 該コントローラ部（２４）の上部に該コ
    ントローラ部（２４）に電源供給を行う電源リング（２
    ９，３０）を配置し、該トランジスタアレイ部（２３）
    に電源供給を行う電源配線（２７，２８）と、該コント
    ローラ部（２４）に電源供給を行う該電源リング（２
    ９，３０）とを独立して配設したことを特徴とする請求
    項２記載の半導体装置。
  4. 【請求項４】 該トランジスタアレイ部（２３）を、必
    要とされる駆動電流の大きさに応じて複数の駆動領域に
    領域分けしてなることを特徴とする請求項１または３の
    いずれかに記載の半導体装置。
  5. 【請求項５】 隣接する該駆動領域間に形成される不使
    用トランジスタをオフ状態とすることにより、該トラン
    ジスタアレイ部（２３）を複数の該駆動領域に領域分け
    したことを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 該トランジスタアレイ部（２３）の上部
    に該ボンディングパッド（２５，２６，３８，３９）の
    列設方向に沿って２本の電源配線（２７，２８）を配設
    し、該電源配線（２７，２８）を近接する該ボンディン
    グパッド（２５-VDD，２６-VSS）に接続する構成として
    なることを特徴とする請求項１乃至５のいずれかに記載
    の半導体装置。
  7. 【請求項７】 該電源配線の一部が、内側に配設された
    ボンディングパッドの配設位置よりも更に内側に配設さ
    れた構成としてなる請求項１記載の半導体装置。
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