JPH05325538A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05325538A JPH05325538A JP4079734A JP7973492A JPH05325538A JP H05325538 A JPH05325538 A JP H05325538A JP 4079734 A JP4079734 A JP 4079734A JP 7973492 A JP7973492 A JP 7973492A JP H05325538 A JPH05325538 A JP H05325538A
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- JP
- Japan
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- strobe signal
- signal
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】動作の高速化をはかると同時に、適用範囲の拡
大をはかる。 【構成】行アドレスストローブ信号ＲＡＳの能動レベル
の期間の列アドレスストローブ信号ＣＡＳの最初の能動
レベルへの変化時に列アドレス信号ＡＤｃによりカウン
タ回路４２の値をセットし、以後列アドレスストローブ
信号ＣＡＳの各非能動レベルへの変化時にカウンタ回路
４２の値をインクリメント又はディクリメントする内部
アドレス発生回路４を設ける。このカウンタ回路４２の
値の内部列アドレス信号ＩＡＤｃを列アドレスデコーダ
５に供給する。
大をはかる。 【構成】行アドレスストローブ信号ＲＡＳの能動レベル
の期間の列アドレスストローブ信号ＣＡＳの最初の能動
レベルへの変化時に列アドレス信号ＡＤｃによりカウン
タ回路４２の値をセットし、以後列アドレスストローブ
信号ＣＡＳの各非能動レベルへの変化時にカウンタ回路
４２の値をインクリメント又はディクリメントする内部
アドレス発生回路４を設ける。このカウンタ回路４２の
値の内部列アドレス信号ＩＡＤｃを列アドレスデコーダ
５に供給する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に高速入出力機能を有し、画像処理等に適した半導体メ
モリに関する。
に高速入出力機能を有し、画像処理等に適した半導体メ
モリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは、第１の
例として図３（Ａ），（Ｂ）に示すように、行，列マト
リクス状に配列された複数のメモリセル、選択レベルの
ときこれらメモリセルを行単位で選択状態とする複数の
ワード線ＷＬ、及び前記複数のメモリセルの各列のデー
タを伝達する複数のビット線ＢＬを備えたメモリセルア
レイ１と、行アドレスストローブ信号ＲＡＳの能動レベ
ル（低レベル）への変化時に外部からの行アドレス信号
ＡＤｒを取込み出力し行アドレスストローブ信号ＲＡＳ
が能動レベルの期間に予め設定された複数回能動レベル
となる列アドレスストローブ信号ＣＡＳの各能動レベル
への変化時に外部からの列アドレス信号ＡＤｃを取込み
出力するアドレスバッファ回路２と、このアドレスバッ
ファ回路２からの行アドレス信号ＡＤｒに従って複数の
ワード線ＷＬのうちの所定のワード線を選択レベルとす
る行アドレスデコーダ３と、列アドレス信号ＡＤｃに従
って複数のビット線ＢＬのうちの所定のビット線を選択
する列選択回路の列アドレスデコーダ５及び列選択スイ
ッチ回路６と、行アドレス信号ＡＤｒ及び列アドレス信
号ＡＤｃにより選択状態にあるメモリセルアレイ１のメ
モリセルへの外部からのデータの供給及びこのメモリセ
ルから読出されたデータの外部への出力を行うデータ入
出力回路７とを有する構成となっている。
例として図３（Ａ），（Ｂ）に示すように、行，列マト
リクス状に配列された複数のメモリセル、選択レベルの
ときこれらメモリセルを行単位で選択状態とする複数の
ワード線ＷＬ、及び前記複数のメモリセルの各列のデー
タを伝達する複数のビット線ＢＬを備えたメモリセルア
レイ１と、行アドレスストローブ信号ＲＡＳの能動レベ
ル（低レベル）への変化時に外部からの行アドレス信号
ＡＤｒを取込み出力し行アドレスストローブ信号ＲＡＳ
が能動レベルの期間に予め設定された複数回能動レベル
となる列アドレスストローブ信号ＣＡＳの各能動レベル
への変化時に外部からの列アドレス信号ＡＤｃを取込み
出力するアドレスバッファ回路２と、このアドレスバッ
ファ回路２からの行アドレス信号ＡＤｒに従って複数の
ワード線ＷＬのうちの所定のワード線を選択レベルとす
る行アドレスデコーダ３と、列アドレス信号ＡＤｃに従
って複数のビット線ＢＬのうちの所定のビット線を選択
する列選択回路の列アドレスデコーダ５及び列選択スイ
ッチ回路６と、行アドレス信号ＡＤｒ及び列アドレス信
号ＡＤｃにより選択状態にあるメモリセルアレイ１のメ
モリセルへの外部からのデータの供給及びこのメモリセ
ルから読出されたデータの外部への出力を行うデータ入
出力回路７とを有する構成となっている。
【０００３】この半導体メモリにおいては、一回行アド
レス信号ＡＤｒを取込んだ後は列アドレスを順次切換え
ることにより同一行のデータを連続して読出すことがで
き（書込みも同様である。これをページモードとい
う）、１回ごとに行アドレス及び列アドレスが外部から
指定する通常のリード／ライトモードに比べ高速化する
ことができる。
レス信号ＡＤｒを取込んだ後は列アドレスを順次切換え
ることにより同一行のデータを連続して読出すことがで
き（書込みも同様である。これをページモードとい
う）、１回ごとに行アドレス及び列アドレスが外部から
指定する通常のリード／ライトモードに比べ高速化する
ことができる。
【０００４】図４は従来の半導体メモリの第２の例のニ
ブルモードを示すタイミング図である。
ブルモードを示すタイミング図である。
【０００５】この半導体メモリのニブルモードにおいて
は、一回の行アドレス及び列アドレスの指定で、内部回
路により４つのアドレスに対して連続してアクセスする
ことができる。従って外部から列アドレスを指定しない
分、高速化できる。
は、一回の行アドレス及び列アドレスの指定で、内部回
路により４つのアドレスに対して連続してアクセスする
ことができる。従って外部から列アドレスを指定しない
分、高速化できる。
【０００６】図５は従来の半導体メモリの第３の例のス
タティックコラムモードのタイミング図である。
タティックコラムモードのタイミング図である。
【０００７】この半導体メモリのスタティックコラムモ
ードにおいては、一回の行アドレスの指定でその行のす
べてのメモリセルを内部で順次指定してアクセスできる
ので更に高速化できる。
ードにおいては、一回の行アドレスの指定でその行のす
べてのメモリセルを内部で順次指定してアクセスできる
ので更に高速化できる。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、第１の例のページモードでは、一回の行アド
レスの指定でその行の任意の列アドレスのメモリセルを
アクセスすることができるので通常のリード／ライトモ
ードより高速化されるが、列アドレスを外部から指定す
るためその分高速化が制約されるという欠点があり、第
２の例のニブルモードにおいては、一回の行アドレス及
び列アドレスの指定で、内部回路により４つのアドレス
に連続してアクセスできるので高速化されるが、連続し
てアクセスできるアドレスの数が“４”に限定されるた
め使用上の制約が生じるという欠点があり、第３の例の
スタティックコラムモードにおいては、一回の行アドレ
スの指定で、内部回路によりその行の全てのアドレスに
アクセスできるので更に高速化されるが、一行分を全て
アクセスするため、やはり使用上の制約が生じるという
欠点がある。
メモリは、第１の例のページモードでは、一回の行アド
レスの指定でその行の任意の列アドレスのメモリセルを
アクセスすることができるので通常のリード／ライトモ
ードより高速化されるが、列アドレスを外部から指定す
るためその分高速化が制約されるという欠点があり、第
２の例のニブルモードにおいては、一回の行アドレス及
び列アドレスの指定で、内部回路により４つのアドレス
に連続してアクセスできるので高速化されるが、連続し
てアクセスできるアドレスの数が“４”に限定されるた
め使用上の制約が生じるという欠点があり、第３の例の
スタティックコラムモードにおいては、一回の行アドレ
スの指定で、内部回路によりその行の全てのアドレスに
アクセスできるので更に高速化されるが、一行分を全て
アクセスするため、やはり使用上の制約が生じるという
欠点がある。
【０００９】本発明の目的は、動作の高速化と共に、使
用上の制約を緩和することができる半導体メモリを提供
することにある。
用上の制約を緩和することができる半導体メモリを提供
することにある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれらメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
の各列のデータを伝達する複数のビット線を備えたメモ
リセルアレイと、行アドレスストローブ信号の能動レベ
ルへの変化時に外部からの行アドレス信号を取込み出力
し前記行アドレスストローブ信号が能動レベルの期間に
予め設定された複数回能動レベルとなる列アドレススト
ローブ信号の能動レベルへの変化時に外部からの列アド
レス信号を取込み出力するアドレスバッファ回路と、こ
のアドレスバッファ回路からの行アドレス信号に従って
前記複数のワード線のうちの所定のワード線を選択レベ
ルとする行アドレスデコーダと、カウンタを備え前記行
アドレスストローブ信号の能動レベルの期間に、前記列
アドレスストローブ信号の最初の能動レベルへの変化時
に前記カウタの値を前記アドレスバッファ回路からの列
アドレス信号により設定しかつ前記列アドレスストロー
ブ信号の各非能動レベルへの変化時に前記カウンタの値
をインクリメント（又はディクリメント）してこのカウ
ンタの値の内部列アドレス信号を出力する内部アドレス
発生回路と、前記内部列アドレス信号に従って前記複数
のビット線のうちの所定のビット線を選択する列選択回
路とを有している。
は、行，列マトリクス状に配列された複数のメモリセ
ル、選択レベルのときこれらメモリセルを行単位で選択
状態とする複数のワード線、及び前記複数のメモリセル
の各列のデータを伝達する複数のビット線を備えたメモ
リセルアレイと、行アドレスストローブ信号の能動レベ
ルへの変化時に外部からの行アドレス信号を取込み出力
し前記行アドレスストローブ信号が能動レベルの期間に
予め設定された複数回能動レベルとなる列アドレススト
ローブ信号の能動レベルへの変化時に外部からの列アド
レス信号を取込み出力するアドレスバッファ回路と、こ
のアドレスバッファ回路からの行アドレス信号に従って
前記複数のワード線のうちの所定のワード線を選択レベ
ルとする行アドレスデコーダと、カウンタを備え前記行
アドレスストローブ信号の能動レベルの期間に、前記列
アドレスストローブ信号の最初の能動レベルへの変化時
に前記カウタの値を前記アドレスバッファ回路からの列
アドレス信号により設定しかつ前記列アドレスストロー
ブ信号の各非能動レベルへの変化時に前記カウンタの値
をインクリメント（又はディクリメント）してこのカウ
ンタの値の内部列アドレス信号を出力する内部アドレス
発生回路と、前記内部列アドレス信号に従って前記複数
のビット線のうちの所定のビット線を選択する列選択回
路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（Ａ），（Ｂ）は本発明の一実施例を
示すブロック図及びこの実施例の内部アドレス発生部の
具体例を示す回路図である。
示すブロック図及びこの実施例の内部アドレス発生部の
具体例を示す回路図である。
【００１３】この実施例が図３（Ａ）に示された従来の
半導体メモリと相違する点は、カウンタ回路４２等を備
え、行アドレスストローブ信号ＲＡＳが能動レベルの期
間に、列アドレスストローブ信号ＣＡＳの最初の能動レ
ベルへの変化時にカウンタ回路４２の値をアドレスバッ
ファ２からの列アドレス信号ＡＤｃにより設定しかつ列
アドレスストローブ信号ＣＡＳの各非能動レベルへの変
化時にカウンタ回路４２の値をインクリメント（又はデ
ィクリメント）してこのカウンタ回路４２の値の内部列
アドレス信号ＩＡＤｃを出力する内部アドレス発生回路
４を設け、この内部列アドレス信号ＩＡＤｃを列アドレ
スデコーダ５に供給するようにした点である。また、ア
ドレスバッファ２は、この実施例においては、行アドレ
スストローブ信号ＲＡＳが能動レベルのとき列アドレス
ストローブ信号ＣＡＳの最初の能動レベルへの変化時の
み列アドレス信号ＡＤｃを取込む回路としてもよい。
半導体メモリと相違する点は、カウンタ回路４２等を備
え、行アドレスストローブ信号ＲＡＳが能動レベルの期
間に、列アドレスストローブ信号ＣＡＳの最初の能動レ
ベルへの変化時にカウンタ回路４２の値をアドレスバッ
ファ２からの列アドレス信号ＡＤｃにより設定しかつ列
アドレスストローブ信号ＣＡＳの各非能動レベルへの変
化時にカウンタ回路４２の値をインクリメント（又はデ
ィクリメント）してこのカウンタ回路４２の値の内部列
アドレス信号ＩＡＤｃを出力する内部アドレス発生回路
４を設け、この内部列アドレス信号ＩＡＤｃを列アドレ
スデコーダ５に供給するようにした点である。また、ア
ドレスバッファ２は、この実施例においては、行アドレ
スストローブ信号ＲＡＳが能動レベルのとき列アドレス
ストローブ信号ＣＡＳの最初の能動レベルへの変化時の
み列アドレス信号ＡＤｃを取込む回路としてもよい。
【００１４】また、内部アドレス発生回路４は、行アド
レスストローブ信号ＲＡＳ及び列アドレスストローブ信
号ＣＡＳを入力する第１のＮＯＲゲートＧ１と、この第
１のＮＯＲゲートＧ１の出力によりセットされ行アドレ
スストローブ信号ＲＡＳによりリセットされるフリップ
フロップ４１と、このフリップフロップ４１の出力を反
転するインバータＩＶ１と、このインバータＡＶ１の出
力及び列アドレスストローブ信号ＣＡＳを入力する第２
のＮＯＲゲートＧ２と、フリップフロップ４１がセット
されるとき列アドレス信号ＡＤｃの値を内部に取込み第
２のＮＯＲゲートＧ２の出力により内部の値をインクリ
メント（又はディクリメント）するカウンタ回路４２と
を備えた構成となっている。
レスストローブ信号ＲＡＳ及び列アドレスストローブ信
号ＣＡＳを入力する第１のＮＯＲゲートＧ１と、この第
１のＮＯＲゲートＧ１の出力によりセットされ行アドレ
スストローブ信号ＲＡＳによりリセットされるフリップ
フロップ４１と、このフリップフロップ４１の出力を反
転するインバータＩＶ１と、このインバータＡＶ１の出
力及び列アドレスストローブ信号ＣＡＳを入力する第２
のＮＯＲゲートＧ２と、フリップフロップ４１がセット
されるとき列アドレス信号ＡＤｃの値を内部に取込み第
２のＮＯＲゲートＧ２の出力により内部の値をインクリ
メント（又はディクリメント）するカウンタ回路４２と
を備えた構成となっている。
【００１５】図２はこの実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【００１６】この実施例においては、行アドレスストロ
ーブ信号ＲＡＳが能動レベル（低レベル）の期間に、外
部より列アドレスストローブ信号ＣＡＳを任意の回数だ
け能動レベル（低レベル）にする。行アドレスストロー
ブ信号ＲＡＳの能動レベルへの変化時に行アドレスを指
定し、列アドレスストローブ信号ＣＡＳの最初の能動レ
ベルへの変化時に取込んだ列アドレスから、同一行の任
意の数のアドレスに対しアクセスが可能となる（これを
シリアルページモードと呼ぶ）。従って、高速動作と共
に、適用範囲を拡大することができる。
ーブ信号ＲＡＳが能動レベル（低レベル）の期間に、外
部より列アドレスストローブ信号ＣＡＳを任意の回数だ
け能動レベル（低レベル）にする。行アドレスストロー
ブ信号ＲＡＳの能動レベルへの変化時に行アドレスを指
定し、列アドレスストローブ信号ＣＡＳの最初の能動レ
ベルへの変化時に取込んだ列アドレスから、同一行の任
意の数のアドレスに対しアクセスが可能となる（これを
シリアルページモードと呼ぶ）。従って、高速動作と共
に、適用範囲を拡大することができる。
【００１７】
【発明の効果】以上説明したように本発明は、行アドレ
スストローブ信号の能動レベルの期間の列アドレススト
ローブ信号の最初の能動レベルへの変化時に列アドレス
信号によりカウンタの値をセットし、以後列アドレスス
トローブ信号の各非能動レベルへの変化時にカウンタの
値をインクリメント又はディクリメントし、このカウン
タの値の内部列アドレス信号を列アドレスデコーダに供
給する構成とすることにより、同一行にアクセスできる
アドレスの数を任意に設定できかつこのアドレスを内部
回路で指定できるので、動作の高速化をはかることがで
き、かつ適用範囲を拡大することができる効果がある。
スストローブ信号の能動レベルの期間の列アドレススト
ローブ信号の最初の能動レベルへの変化時に列アドレス
信号によりカウンタの値をセットし、以後列アドレスス
トローブ信号の各非能動レベルへの変化時にカウンタの
値をインクリメント又はディクリメントし、このカウン
タの値の内部列アドレス信号を列アドレスデコーダに供
給する構成とすることにより、同一行にアクセスできる
アドレスの数を任意に設定できかつこのアドレスを内部
回路で指定できるので、動作の高速化をはかることがで
き、かつ適用範囲を拡大することができる効果がある。
【図１】本発明の一実施例を示すブロック図及び内部ア
ドレス発生回路の具体例を示す回路図である。
ドレス発生回路の具体例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】従来の半導体メモリの第１の例を示すブロック
図及びこの半導体メモリのページモードの各部信号のタ
ミング図である。
図及びこの半導体メモリのページモードの各部信号のタ
ミング図である。
【図４】従来の半導体メモリの第２の例のニブルモード
の各部信号のタイミング図である。
の各部信号のタイミング図である。
【図５】従来の半導体メモリの第３の例のスタティック
コラムモードの各部信号のタイミング図である。
コラムモードの各部信号のタイミング図である。
１ メモリセルアレイ ２ 行アドレスバッファ ３ 行アドレスデコーダ ４ 内部アドレス発生回路 ５ 列アドレスデコーダ ６ 列選択スイッチ回路 ７ データ入出力回路
Claims (2)
- 【請求項１】 行，列マトリクス状に配列された複数の
メモリセル、選択レベルのときこれらメモリセルを行単
位で選択状態とする複数のワード線、及び前記複数のメ
モリセルの各列のデータを伝達する複数のビット線を備
えたメモリセルアレイと、行アドレスストローブ信号の
能動レベルへの変化時に外部からの行アドレス信号を取
込み出力し前記行アドレスストローブ信号が能動レベル
の期間に予め設定された複数回能動レベルとなる列アド
レスストローブ信号の能動レベルへの変化時に外部から
の列アドレス信号を取込み出力するアドレスバッファ回
路と、このアドレスバッファ回路からの行アドレス信号
に従って前記複数のワード線のうちの所定のワード線を
選択レベルとする行アドレスデコーダと、カウンタを備
え前記行アドレスストローブ信号の能動レベルの期間
に、前記列アドレスストローブ信号の最初の能動レベル
への変化時に前記カウタの値を前記アドレスバッファ回
路からの列アドレス信号により設定しかつ前記列アドレ
スストローブ信号の各非能動レベルへの変化時に前記カ
ウンタの値をインクリメント（又はディクリメント）し
てこのカウンタの値の内部列アドレス信号を出力する内
部アドレス発生回路と、前記内部列アドレス信号に従っ
て前記複数のビット線のうちの所定のビット線を選択す
る列選択回路とを有することを特徴とする半導体メモ
リ。 - 【請求項２】 内部アドレス発生回路を、行アドレスス
トローブ信号及び列アドレスストローブ信号を入力する
第１のＮＯＲゲートと、この第１のＮＯＲゲートの出力
によりセットされ前記行アドレスストローブ信号により
リセットされるフリップフロップと、このフリップフロ
ップの出力を反転するインバータと、このインバータの
出力及び前記列アドレスストローブ信号を入力する第２
のＮＯＲゲートと、前記フリップフロップがセットされ
るとき列アドレス信号の値を内部に取込み前記第２のＮ
ＯＲゲートの出力により内部の値をインクリメント（又
はディクリメント）するカウンタとを備えた構成とした
請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079734A JPH05325538A (ja) | 1992-04-01 | 1992-04-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079734A JPH05325538A (ja) | 1992-04-01 | 1992-04-01 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325538A true JPH05325538A (ja) | 1993-12-10 |
Family
ID=13698443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079734A Withdrawn JPH05325538A (ja) | 1992-04-01 | 1992-04-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008376A (ja) * | 2000-03-24 | 2002-01-11 | Cypress Semiconductor Corp | 同期式バーストメモリ |
| JP2007328910A (ja) * | 1994-12-23 | 2007-12-20 | Micron Technology Inc | 複数のデータ経路を有するメイン・メモリ・システム |
-
1992
- 1992-04-01 JP JP4079734A patent/JPH05325538A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328910A (ja) * | 1994-12-23 | 2007-12-20 | Micron Technology Inc | 複数のデータ経路を有するメイン・メモリ・システム |
| JP2002008376A (ja) * | 2000-03-24 | 2002-01-11 | Cypress Semiconductor Corp | 同期式バーストメモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |