JPH06204253A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPH06204253A JPH06204253A JP5000942A JP94293A JPH06204253A JP H06204253 A JPH06204253 A JP H06204253A JP 5000942 A JP5000942 A JP 5000942A JP 94293 A JP94293 A JP 94293A JP H06204253 A JPH06204253 A JP H06204253A
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Abstract
(57)【要約】
【目的】 電界効果半導体装置に関し、短ゲート化して
高周波動作性能を向上させ、しかも、湧き出し電流、即
ち、漏れ電流は少なくなるようにする。 【構成】 半絶縁性ＧａＡｓ基板１上に形成され且つチ
ャネルを生成させる為のｎ−ＧａＡｓ能動層３と、ｎ−
ＧａＡｓ能動層３の局所に接して形成されたＡｌＮから
なる誘電体膜８並びに誘電体膜８を覆ってゲート長方向
の二箇所、即ち、ショットキ・コンタクト１０Ａ及び１
０Ｂでｎ−ＧａＡｓ能動層３に接するＡｌからなるゲー
ト電極１０に依って構成されたゲート電極構造体と、そ
のゲート電極構造体を挟んだゲート長方向の両側でｎ−
ＧａＡｓ能動層３に導電接続して形成されたソース電極
４及びドレイン電極５とを備える。
高周波動作性能を向上させ、しかも、湧き出し電流、即
ち、漏れ電流は少なくなるようにする。 【構成】 半絶縁性ＧａＡｓ基板１上に形成され且つチ
ャネルを生成させる為のｎ−ＧａＡｓ能動層３と、ｎ−
ＧａＡｓ能動層３の局所に接して形成されたＡｌＮから
なる誘電体膜８並びに誘電体膜８を覆ってゲート長方向
の二箇所、即ち、ショットキ・コンタクト１０Ａ及び１
０Ｂでｎ−ＧａＡｓ能動層３に接するＡｌからなるゲー
ト電極１０に依って構成されたゲート電極構造体と、そ
のゲート電極構造体を挟んだゲート長方向の両側でｎ−
ＧａＡｓ能動層３に導電接続して形成されたソース電極
４及びドレイン電極５とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体を材料と
し、高い周波数で動作させるのに好適な電界効果半導体
装置に関する。
し、高い周波数で動作させるのに好適な電界効果半導体
装置に関する。
【０００２】一般に、化合物半導体を材料とする電界効
果半導体装置は、キャリヤ移動度が高いことから、高い
周波数で動作させることができ、例えばスーパーコンピ
ュータ、マイクロ波通信分野など広範囲で用いられるよ
うになった。特にマイクロ波通信分野で用いられるもの
については、出力、効率、高周波動作性能などを向上さ
せることが要求されている。
果半導体装置は、キャリヤ移動度が高いことから、高い
周波数で動作させることができ、例えばスーパーコンピ
ュータ、マイクロ波通信分野など広範囲で用いられるよ
うになった。特にマイクロ波通信分野で用いられるもの
については、出力、効率、高周波動作性能などを向上さ
せることが要求されている。
【０００３】
【従来の技術】化合物半導体を材料とする電界効果半導
体装置のうち、現用されている代表的なものとしてショ
ットキ・ゲート電極をもつ電界効果トランジスタ、即
ち、ＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）が挙げられる。
体装置のうち、現用されている代表的なものとしてショ
ットキ・ゲート電極をもつ電界効果トランジスタ、即
ち、ＭＥＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）が挙げられる。
【０００４】図７は従来の技術を解説する為の標準的な
ＭＥＳＦＥＴを表す要部切断側面図である。図に於い
て、２１は半絶縁性ＧａＡｓ基板、２２はｉ−ＧａＡｓ
バッファ層、２３はｎ−ＧａＡｓ活性層、２４はソース
電極、２５はドレイン電極、２６はゲート電極、２７は
空乏層、２８はドレインとソースの間に流れる電流をそ
れぞれ示している。ここで、ゲート電極２６はショット
キ・コンタクトに、また、ソース電極２４並びにドレイ
ン電極２５はオーミック・コンタクトになっていること
は勿論である。
ＭＥＳＦＥＴを表す要部切断側面図である。図に於い
て、２１は半絶縁性ＧａＡｓ基板、２２はｉ−ＧａＡｓ
バッファ層、２３はｎ−ＧａＡｓ活性層、２４はソース
電極、２５はドレイン電極、２６はゲート電極、２７は
空乏層、２８はドレインとソースの間に流れる電流をそ
れぞれ示している。ここで、ゲート電極２６はショット
キ・コンタクトに、また、ソース電極２４並びにドレイ
ン電極２５はオーミック・コンタクトになっていること
は勿論である。
【０００５】このＭＥＳＦＥＴでは、ゲート電極２６に
印加する電圧の如何に依って、空乏層２７の拡がりを調
節してドレイン・ソース間電流２８を制御するようにし
ていることは良く知られている。
印加する電圧の如何に依って、空乏層２７の拡がりを調
節してドレイン・ソース間電流２８を制御するようにし
ていることは良く知られている。
【０００６】この種のＭＥＳＦＥＴに於いて、その高周
波動作性能を向上するには、短ゲート化するのが有効で
ある。
波動作性能を向上するには、短ゲート化するのが有効で
ある。
【０００７】高周波動作性能の良否については、遮断周
波数ｆt の如何が目安であって、これは次式で表され
る。 ｆt ＝ｇm （相互コンダクタンス）／２πＣgs（入力キ
ャパシタンス）
波数ｆt の如何が目安であって、これは次式で表され
る。 ｆt ＝ｇm （相互コンダクタンス）／２πＣgs（入力キ
ャパシタンス）
【０００８】この遮断周波数ｆt が大きければＭＥＳＦ
ＥＴの高周波動作性能は良好であると判断するものであ
り、遮断周波数ｆt を大きくするには、入力キャパシタ
ンスＣgsを小さくすれば良く、これは短ゲート化するこ
とに依って達成される。
ＥＴの高周波動作性能は良好であると判断するものであ
り、遮断周波数ｆt を大きくするには、入力キャパシタ
ンスＣgsを小さくすれば良く、これは短ゲート化するこ
とに依って達成される。
【０００９】
【発明が解決しようとする課題】図８は入力キャパシタ
ンスＣgsを小さくする為に短ゲート化したＭＥＳＦＥＴ
を表す要部切断側面図であり、図７に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、２９はゲート長を短くしたゲート電
極、３０は湧き出し電流（漏れ電流）をそれぞれ示して
いる。
ンスＣgsを小さくする為に短ゲート化したＭＥＳＦＥＴ
を表す要部切断側面図であり、図７に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。図に於いて、２９はゲート長を短くしたゲート電
極、３０は湧き出し電流（漏れ電流）をそれぞれ示して
いる。
【００１０】図８に見られるＭＥＳＦＥＴに於いては、
ゲート電極２９のゲート長として、通常、０．５〔μ
ｍ〕以下を選択することが多いようである。然しなが
ら、そのようにした場合、図示したように、ドレイン電
極２５からソース電極２４に向かってバッファ層２２を
介して流れる湧き出し電流３０が増大することになる。
ゲート電極２９のゲート長として、通常、０．５〔μ
ｍ〕以下を選択することが多いようである。然しなが
ら、そのようにした場合、図示したように、ドレイン電
極２５からソース電極２４に向かってバッファ層２２を
介して流れる湧き出し電流３０が増大することになる。
【００１１】図９は短ゲート化されたＭＥＳＦＥＴに於
ける特性を説明する為の線図であって、横軸にはドレイ
ン・ソース間電圧Ｖdsを、また、縦軸にはドレイン・ソ
ース間電流Ｉdsをそれぞれ採ってある。
ける特性を説明する為の線図であって、横軸にはドレイ
ン・ソース間電圧Ｖdsを、また、縦軸にはドレイン・ソ
ース間電流Ｉdsをそれぞれ採ってある。
【００１２】図に於いて、ＧＬはゲート長が０．５〔μ
ｍ〕以上の長ゲートＭＥＳＦＥＴに関する特性線、ＧＳ
はゲート長が０．５〔μｍ〕未満の短ゲートＭＥＳＦＥ
Ｔに関する特性線、ｇm Ｌは長ゲートＭＥＳＦＥＴの相
互伝達コンダクタンス、ｇmＳは短ゲートＭＥＳＦＥＴ
の相互伝達コンダクタンスをそれぞれ示している。
ｍ〕以上の長ゲートＭＥＳＦＥＴに関する特性線、ＧＳ
はゲート長が０．５〔μｍ〕未満の短ゲートＭＥＳＦＥ
Ｔに関する特性線、ｇm Ｌは長ゲートＭＥＳＦＥＴの相
互伝達コンダクタンス、ｇmＳは短ゲートＭＥＳＦＥＴ
の相互伝達コンダクタンスをそれぞれ示している。
【００１３】図９に依れば、短ゲートＭＥＳＦＥＴに於
けるＶds−Ｉdsの特性線ＧＳが長ゲートＭＥＳＦＥＴに
於けるＶds−Ｉdsの特性線ＧＬに比較し、Ｖdsに対する
Ｉdsの傾きが大きくなっていることが看取される。これ
はバッファ層２２を流れる電流成分が大きいことを意味
し、この傾きの原因となっている電流成分が湧き出し電
流であり、従って、短ゲートＭＥＳＦＥＴに於ける湧き
出し電流は大きいことが認識される。
けるＶds−Ｉdsの特性線ＧＳが長ゲートＭＥＳＦＥＴに
於けるＶds−Ｉdsの特性線ＧＬに比較し、Ｖdsに対する
Ｉdsの傾きが大きくなっていることが看取される。これ
はバッファ層２２を流れる電流成分が大きいことを意味
し、この傾きの原因となっている電流成分が湧き出し電
流であり、従って、短ゲートＭＥＳＦＥＴに於ける湧き
出し電流は大きいことが認識される。
【００１４】勿論、この湧き出し電流３０は、ゲート電
極２９に印加する電圧、従って、空乏層２７の拡がりに
依っては制御することができず、高周波利得を得るのに
必要な相互伝達コンダクタンスｇm は低くなり、遮断周
波数ｆt は期待するほど大きくはならない。
極２９に印加する電圧、従って、空乏層２７の拡がりに
依っては制御することができず、高周波利得を得るのに
必要な相互伝達コンダクタンスｇm は低くなり、遮断周
波数ｆt は期待するほど大きくはならない。
【００１５】本発明は、短ゲート化して高周波動作性能
を向上させ、しかも、湧き出し電流は少なくなるように
する。
を向上させ、しかも、湧き出し電流は少なくなるように
する。
【００１６】本発明では、極めて短いゲート幅をもつゲ
ート電極が間隔をおいて二箇所で半導体層と接触してシ
ョットキ接合を生成した構成が基本になっている。
ート電極が間隔をおいて二箇所で半導体層と接触してシ
ョットキ接合を生成した構成が基本になっている。
【００１７】即ち、本発明に依る電界効果半導体装置に
於いては、 （１）半絶縁性化合物半導体基板（例えば半絶縁性Ｇａ
Ａｓ基板１）上に形成され且つチャネルを生成させる為
の不純物含有化合物半導体活性層（例えばｎ−ＧａＡｓ
能動層３）と、前記化合物半導体活性層の局所に接して
形成された誘電体膜（例えばＡｌＮからなる誘電体膜
８）並びにその誘電体膜を覆ってゲート長方向の二箇所
（例えばショットキ・コンタクト１０Ａ及び１０Ｂ）で
前記化合物半導体活性層に接する金属のゲート電極（例
えばＡｌからなるゲート電極１０）に依って構成された
ゲート電極構造体と、前記ゲート電極構造体を挟んだゲ
ート長方向の両側で前記化合物半導体活性層に導電接続
して形成されたソース電極（例えばソース電極４）及び
ドレイン電極（例えばドレイン電極５）とを備えてなる
ことを特徴とするか、或いは、
於いては、 （１）半絶縁性化合物半導体基板（例えば半絶縁性Ｇａ
Ａｓ基板１）上に形成され且つチャネルを生成させる為
の不純物含有化合物半導体活性層（例えばｎ−ＧａＡｓ
能動層３）と、前記化合物半導体活性層の局所に接して
形成された誘電体膜（例えばＡｌＮからなる誘電体膜
８）並びにその誘電体膜を覆ってゲート長方向の二箇所
（例えばショットキ・コンタクト１０Ａ及び１０Ｂ）で
前記化合物半導体活性層に接する金属のゲート電極（例
えばＡｌからなるゲート電極１０）に依って構成された
ゲート電極構造体と、前記ゲート電極構造体を挟んだゲ
ート長方向の両側で前記化合物半導体活性層に導電接続
して形成されたソース電極（例えばソース電極４）及び
ドレイン電極（例えばドレイン電極５）とを備えてなる
ことを特徴とするか、或いは、
【００１８】（２）半絶縁性化合物半導体基板上に形成
され且つチャネルを生成させる為のアンドープ化合物半
導体能動層と、前記化合物半導体能動層上に形成されて
ヘテロ接合を生成する為の不純物含有化合物半導体キャ
リヤ供給層と、前記不純物含有化合物半導体キャリヤ供
給層の局所に接して形成された誘電体膜並びにその誘電
体膜を覆ってゲート長方向の二箇所で前記不純物含有化
合物半導体キャリヤ供給層に接する金属のゲート電極に
依って構成されたゲート電極構造体と、前記ゲート電極
構造体を挟んだゲート長方向の両側で前記ヘテロ接合に
於ける前記化合物半導体能動層側に生成されるチャネル
に導電接続して形成されたソース電極及びドレイン電極
とを備えてなることを特徴とする。
され且つチャネルを生成させる為のアンドープ化合物半
導体能動層と、前記化合物半導体能動層上に形成されて
ヘテロ接合を生成する為の不純物含有化合物半導体キャ
リヤ供給層と、前記不純物含有化合物半導体キャリヤ供
給層の局所に接して形成された誘電体膜並びにその誘電
体膜を覆ってゲート長方向の二箇所で前記不純物含有化
合物半導体キャリヤ供給層に接する金属のゲート電極に
依って構成されたゲート電極構造体と、前記ゲート電極
構造体を挟んだゲート長方向の両側で前記ヘテロ接合に
於ける前記化合物半導体能動層側に生成されるチャネル
に導電接続して形成されたソース電極及びドレイン電極
とを備えてなることを特徴とする。
【００１９】
【作用】前記手段を採って、ゲート電極に於ける二箇所
のショットキ接合の長さを各々０．１５〔μｍ〕、ま
た、それら二つのショットキ接合間に存在する誘電体膜
の長さを０．５〔μｍ〕としたゲート電極構造体を備え
た電界効果半導体装置を製造した場合、その電界効果半
導体装置は、従来の技術に依って作成したゲート長が
０．３〔μｍ〕のＭＥＳＦＥＴに於ける入力キャパシタ
ンスＣgSと同等のそれと、そして、同じくゲート長が
０．８〔μｍ〕のＭＥＳＦＥＴに於ける湧き出し電流量
及び相互伝達コンダクタンスｇm と同等のそれ等をもつ
ことが確認され、従って、実質的に短ゲート化されたＭ
ＥＳＦＥＴの利点と長ゲートのＭＥＳＦＥＴの利点とを
併せもつ作用が充分に発揮され、遮断周波数ｆt は大き
くなって高周波動作性能は向上する。
のショットキ接合の長さを各々０．１５〔μｍ〕、ま
た、それら二つのショットキ接合間に存在する誘電体膜
の長さを０．５〔μｍ〕としたゲート電極構造体を備え
た電界効果半導体装置を製造した場合、その電界効果半
導体装置は、従来の技術に依って作成したゲート長が
０．３〔μｍ〕のＭＥＳＦＥＴに於ける入力キャパシタ
ンスＣgSと同等のそれと、そして、同じくゲート長が
０．８〔μｍ〕のＭＥＳＦＥＴに於ける湧き出し電流量
及び相互伝達コンダクタンスｇm と同等のそれ等をもつ
ことが確認され、従って、実質的に短ゲート化されたＭ
ＥＳＦＥＴの利点と長ゲートのＭＥＳＦＥＴの利点とを
併せもつ作用が充分に発揮され、遮断周波数ｆt は大き
くなって高周波動作性能は向上する。
【００２０】
【実施例】図１乃至図５は本発明一実施例の製造工程を
解説する為の工程要所に於けるＭＥＳＦＥＴを表す要部
切断側面図であり、以下、これ等の図を参照しつつ詳細
に説明する。
解説する為の工程要所に於けるＭＥＳＦＥＴを表す要部
切断側面図であり、以下、これ等の図を参照しつつ詳細
に説明する。
【００２１】図１参照 １−（１） 有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板１上に
バッファ層２、能動層３を積層して成長させる。
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板１上に
バッファ層２、能動層３を積層して成長させる。
【００２２】ここに挙げたＭＥＳＦＥＴの各部分につい
て主要なデータを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：ｉ−ＧａＡｓ 厚さ：５００〔ｎｍ〕
て主要なデータを例示すると次の通りである。 基板１について 材料：半絶縁性ＧａＡｓ バッファ層２について 材料：ｉ−ＧａＡｓ 厚さ：５００〔ｎｍ〕
【００２３】 能動層３について 材料：ｎ−ＧａＡｓ 不純物：Ｓｉ 不純物濃度：２×１０17〔cm-3〕 厚さ：１５０〔ｎｍ〕 尚、半導体結晶の成長技術は、ＭＯＣＶＤ法に代えて、
例えば分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法などを適宜に
採用して良い。
例えば分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法などを適宜に
採用して良い。
【００２４】１−（２） リソグラフィ技術に於けるレジスト・プロセス、真空蒸
着法、リフト・オフ法を適用することに依り、厚さが例
えば４０〔ｎｍ〕／４００〔ｎｍ〕であるＡｕＧｅ／Ａ
ｕ膜からなるソース電極４及びドレイン電極５を形成す
る。
着法、リフト・オフ法を適用することに依り、厚さが例
えば４０〔ｎｍ〕／４００〔ｎｍ〕であるＡｕＧｅ／Ａ
ｕ膜からなるソース電極４及びドレイン電極５を形成す
る。
【００２５】１−（３） 温度４５０〔℃〕、時間２〔分〕として、ソース電極４
及びドレイン電極５の合金化熱処理を行う。 １−（４） 通常の化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
り、厚さ例えば３００〔ｎｍ〕のＳｉＯ2からなる絶縁
膜６を形成する。
及びドレイン電極５の合金化熱処理を行う。 １−（４） 通常の化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
り、厚さ例えば３００〔ｎｍ〕のＳｉＯ2からなる絶縁
膜６を形成する。
【００２６】図２参照 ２−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極構造体形成予定部分に対応す
る開口７Ａを有するレジスト膜７を形成する。
ることに依り、ゲート電極構造体形成予定部分に対応す
る開口７Ａを有するレジスト膜７を形成する。
【００２７】２−（２） エッチャントを緩衝フッ酸とするウエット・エッチング
法を適用することに依り、レジスト膜７をマスクとし、
絶縁膜６の選択的エッチングを行って開口６Ａを形成し
て能動層３の一部を表出させる。この場合、絶縁膜６の
エッチング量に依ってゲート長が決定される。尚、ここ
では、絶縁膜６が若干サイド・エッチングされ、開口６
Ａは開口７Ａに対して大きくなっている。
法を適用することに依り、レジスト膜７をマスクとし、
絶縁膜６の選択的エッチングを行って開口６Ａを形成し
て能動層３の一部を表出させる。この場合、絶縁膜６の
エッチング量に依ってゲート長が決定される。尚、ここ
では、絶縁膜６が若干サイド・エッチングされ、開口６
Ａは開口７Ａに対して大きくなっている。
【００２８】図３参照 ３−（１） ＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｒｏｔｒｏｎ ｒｅ
ｓｏｎａｎｃｅ）成長法を適用することに依って、厚さ
例えば７００〔ｎｍ〕の窒化アルミニウム（ＡｌＮ）か
らなる誘電体膜８を形成する。尚、ここで適用する誘電
体膜８の成長法は、異方性が高い成長法であれば良く、
特にＥＣＲ成長法に限定する必要はない。
ｓｏｎａｎｃｅ）成長法を適用することに依って、厚さ
例えば７００〔ｎｍ〕の窒化アルミニウム（ＡｌＮ）か
らなる誘電体膜８を形成する。尚、ここで適用する誘電
体膜８の成長法は、異方性が高い成長法であれば良く、
特にＥＣＲ成長法に限定する必要はない。
【００２９】３−（２） アセトンなどレジスト剥離液中に浸漬してレジスト膜７
を除去するリフト・オフ法を適用することに依って誘電
体膜８のパターニングを行う。この工程を経ると、開口
６Ａ内にのみ誘電体膜８が残留し、しかも、誘電体膜８
と絶縁膜６のエッジとの間には、絶縁膜６をサイド・エ
ッチングした分だけの空隙が介在する。
を除去するリフト・オフ法を適用することに依って誘電
体膜８のパターニングを行う。この工程を経ると、開口
６Ａ内にのみ誘電体膜８が残留し、しかも、誘電体膜８
と絶縁膜６のエッジとの間には、絶縁膜６をサイド・エ
ッチングした分だけの空隙が介在する。
【００３０】図４参照 ４−（１） スパッタリング法を適用することに依り、厚さ例えば７
００〔ｎｍ〕のアルミニウム（Ａｌ）膜を形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極構造体部分を覆うレジスト膜
９を形成する。
００〔ｎｍ〕のアルミニウム（Ａｌ）膜を形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極構造体部分を覆うレジスト膜
９を形成する。
【００３１】図５参照 ５−（１） エッチング・ガスをＣＣｌ4 系ガスとするドライ・エッ
チング法を適用することに依り、前記工程４−（１）で
形成したＡｌ膜のパターニングを行ってゲート電極１０
を形成する。このゲート電極１０は記号１０Ａ及び１０
Ｂで指示した二箇所に於いて能動層３とショットキ・コ
ンタクトしている。
チング法を適用することに依り、前記工程４−（１）で
形成したＡｌ膜のパターニングを行ってゲート電極１０
を形成する。このゲート電極１０は記号１０Ａ及び１０
Ｂで指示した二箇所に於いて能動層３とショットキ・コ
ンタクトしている。
【００３２】前記のようにして製造されたＭＥＳＦＥＴ
は、ゲート電極１０及び誘電体膜８からなるゲート電極
構造体を備えていて、ショットキ・コンタクト１０Ａ並
びに１０Ｂの長さが各々０．１５〔μｍ〕であるとした
場合、入力キャパシタンスに関連するゲート長は０．３
〔μｍ〕であり、そして、湧き出し電流量や伝達コンダ
クタンスに関連するゲート長は前記の０．３〔μｍ〕に
誘電体膜の０．５〔μｍ〕を加えた０．８〔μｍ〕とな
る。
は、ゲート電極１０及び誘電体膜８からなるゲート電極
構造体を備えていて、ショットキ・コンタクト１０Ａ並
びに１０Ｂの長さが各々０．１５〔μｍ〕であるとした
場合、入力キャパシタンスに関連するゲート長は０．３
〔μｍ〕であり、そして、湧き出し電流量や伝達コンダ
クタンスに関連するゲート長は前記の０．３〔μｍ〕に
誘電体膜の０．５〔μｍ〕を加えた０．８〔μｍ〕とな
る。
【００３３】図６は本発明の効果を説明する為のＭＥＳ
ＦＥＴに関する周波数対最大有能利得の関係を表す線図
であり、横軸に周波数を、また、縦軸に最大有能利得を
それぞれ採ってある。尚、この図では、比較の為、従来
の技術に依るＭＥＳＦＥＴのデータも併記してある。
ＦＥＴに関する周波数対最大有能利得の関係を表す線図
であり、横軸に周波数を、また、縦軸に最大有能利得を
それぞれ採ってある。尚、この図では、比較の為、従来
の技術に依るＭＥＳＦＥＴのデータも併記してある。
【００３４】図に於いて、○は本発明に依るＭＥＳＦＥ
Ｔの特性線、＋は従来の技術に依る短ゲート長ＭＥＳＦ
ＥＴの特性線、□は従来の技術に依る長ゲート長ＭＥＳ
ＦＥＴの特性線をそれぞれ示している。
Ｔの特性線、＋は従来の技術に依る短ゲート長ＭＥＳＦ
ＥＴの特性線、□は従来の技術に依る長ゲート長ＭＥＳ
ＦＥＴの特性線をそれぞれ示している。
【００３５】このデータを得たＭＥＳＦＥＴは、何れも
ゲート幅が１８０〔μｍ〕、ゲート長は本発明のＭＥＳ
ＦＥＴ（○）が０．５〔μｍ〕、従来の技術に依る短ゲ
ート長ＭＥＳＦＥＴ（＋）が０．５〔μｍ〕、従来の技
術に依る長ゲート長ＭＥＳＦＥＴ（□）が１．０〔μ
ｍ〕であった。
ゲート幅が１８０〔μｍ〕、ゲート長は本発明のＭＥＳ
ＦＥＴ（○）が０．５〔μｍ〕、従来の技術に依る短ゲ
ート長ＭＥＳＦＥＴ（＋）が０．５〔μｍ〕、従来の技
術に依る長ゲート長ＭＥＳＦＥＴ（□）が１．０〔μ
ｍ〕であった。
【００３６】図から明らかであるが、本発明に依るＭＥ
ＳＦＥＴが従来のＭＥＳＦＥＴに比較して高い周波数で
高い利得をもち、且つ、周波数の如何に拘わらず、従来
のＭＥＳＦＥＴに比較して常に優っていることが看取さ
れよう。
ＳＦＥＴが従来のＭＥＳＦＥＴに比較して高い周波数で
高い利得をもち、且つ、周波数の如何に拘わらず、従来
のＭＥＳＦＥＴに比較して常に優っていることが看取さ
れよう。
【００３７】前記実施例では、ＭＥＳＦＥＴを対象とし
て説明してあるが、これに限定されることなく、本発明
は高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒ
ｏｎｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭ
Ｔ）など、他の電界効果トランジスタにも実施すること
ができる。尚、ＨＥＭＴに本発明を実施する場合、標準
的なＨＥＭＴは勿論、特殊なＨＥＭＴであっても、ショ
ットキ・ゲート電極を用いるものであれば、全てに適用
することが可能である。
て説明してあるが、これに限定されることなく、本発明
は高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒ
ｏｎｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭ
Ｔ）など、他の電界効果トランジスタにも実施すること
ができる。尚、ＨＥＭＴに本発明を実施する場合、標準
的なＨＥＭＴは勿論、特殊なＨＥＭＴであっても、ショ
ットキ・ゲート電極を用いるものであれば、全てに適用
することが可能である。
【００３８】また、本発明はＭＩＳ−ＦＥＴ（但し、Ｍ
ＩＳの「Ｉ」はｉｎｔｒｉｎｓｉｃの意味）に実施する
ことができ、その場合のＭＩＳ−ＦＥＴは、通常のＭＩ
Ｓ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴと同様な動作をする。そのような
ＭＩＳ−ＦＥＴの利点は、金属のゲート電極とドーピン
グされた半導体層との間にｉ−半導体層を介挿したこと
で、ブレイクダウン耐圧が高くなって高電圧動作が可能
となるところにある。
ＩＳの「Ｉ」はｉｎｔｒｉｎｓｉｃの意味）に実施する
ことができ、その場合のＭＩＳ−ＦＥＴは、通常のＭＩ
Ｓ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ＦＥＴと同様な動作をする。そのような
ＭＩＳ−ＦＥＴの利点は、金属のゲート電極とドーピン
グされた半導体層との間にｉ−半導体層を介挿したこと
で、ブレイクダウン耐圧が高くなって高電圧動作が可能
となるところにある。
【００３９】
【発明の効果】本発明に依る電界効果半導体装置に於い
ては、半絶縁性化合物半導体基板上に形成され且つチャ
ネルを生成させる為の不純物含有化合物半導体活性層
と、前記化合物半導体活性層の局所に接して形成された
誘電体膜並びにその誘電体膜を覆ってゲート長方向の二
箇所で前記化合物半導体活性層に接する金属のゲート電
極に依って構成されたゲート電極構造体と、前記ゲート
電極構造体を挟んだゲート長方向の両側で前記化合物半
導体活性層に導電接続して形成されたソース電極及びド
レイン電極とを備える。
ては、半絶縁性化合物半導体基板上に形成され且つチャ
ネルを生成させる為の不純物含有化合物半導体活性層
と、前記化合物半導体活性層の局所に接して形成された
誘電体膜並びにその誘電体膜を覆ってゲート長方向の二
箇所で前記化合物半導体活性層に接する金属のゲート電
極に依って構成されたゲート電極構造体と、前記ゲート
電極構造体を挟んだゲート長方向の両側で前記化合物半
導体活性層に導電接続して形成されたソース電極及びド
レイン電極とを備える。
【００４０】前記構成を採って、ゲート電極に於ける二
箇所のショットキ接合の長さを各々０．１５〔μｍ〕、
また、それら二つのショットキ接合間に存在する誘電体
膜の長さを０．５〔μｍ〕としたゲート電極構造体を備
えた電界効果半導体装置を製造した場合、その電界効果
半導体装置は、従来の技術に依って作成したゲート長が
０．３〔μｍ〕のＭＥＳＦＥＴに於ける入力キャパシタ
ンスＣgSと同等のそれと、そして、同じくゲート長が
０．８〔μｍ〕のＭＥＳＦＥＴに於ける湧き出し電流量
及び相互伝達コンダクタンスｇm と同等のそれ等をもつ
ことが確認され、従って、実質的に短ゲート化されたＭ
ＥＳＦＥＴの利点と長ゲートのＭＥＳＦＥＴの利点とを
併せもつ作用が充分に発揮され、遮断周波数ｆt は大き
くなって高周波動作性能は向上する。
箇所のショットキ接合の長さを各々０．１５〔μｍ〕、
また、それら二つのショットキ接合間に存在する誘電体
膜の長さを０．５〔μｍ〕としたゲート電極構造体を備
えた電界効果半導体装置を製造した場合、その電界効果
半導体装置は、従来の技術に依って作成したゲート長が
０．３〔μｍ〕のＭＥＳＦＥＴに於ける入力キャパシタ
ンスＣgSと同等のそれと、そして、同じくゲート長が
０．８〔μｍ〕のＭＥＳＦＥＴに於ける湧き出し電流量
及び相互伝達コンダクタンスｇm と同等のそれ等をもつ
ことが確認され、従って、実質的に短ゲート化されたＭ
ＥＳＦＥＴの利点と長ゲートのＭＥＳＦＥＴの利点とを
併せもつ作用が充分に発揮され、遮断周波数ｆt は大き
くなって高周波動作性能は向上する。
【図１】本発明一実施例の製造工程を解説する為の工程
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
【図２】本発明一実施例の製造工程を解説する為の工程
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
【図３】本発明一実施例の製造工程を解説する為の工程
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
【図４】本発明一実施例の製造工程を解説する為の工程
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
【図５】本発明一実施例の製造工程を解説する為の工程
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
要所に於けるＭＥＳＦＥＴを表す要部切断側面図であ
る。
【図６】本発明の効果を説明する為のＭＥＳＦＥＴに関
する周波数対最大有能利得の関係を表す線図である。
する周波数対最大有能利得の関係を表す線図である。
【図７】従来の技術を解説する為の標準的なＭＥＳＦＥ
Ｔを表す要部切断側面図である。
Ｔを表す要部切断側面図である。
【図８】入力キャパシタンスＣgsを小さくする為に短ゲ
ート化したＭＥＳＦＥＴを表す要部切断側面図である。
ート化したＭＥＳＦＥＴを表す要部切断側面図である。
【図９】短ゲート化されたＭＥＳＦＥＴに於ける特性を
説明する為の線図である。
説明する為の線図である。
１ 基板 ２ バッファ層 ３ 能動層 ４ ソース電極 ５ ドレイン電極 ６ 絶縁膜 ６Ａ 開口 ７ レジスト膜 ７Ａ 開口 ８ 誘電体膜 ９ レジスト膜 １０ ゲート電極 １０Ａ ショットキ・コンタクト １０Ｂ ショットキ・コンタクト
Claims (2)
- 【請求項１】半絶縁性化合物半導体基板上に形成され且
つチャネルを生成させる為の不純物含有化合物半導体活
性層と、 前記化合物半導体活性層の局所に接して形成された誘電
体膜並びにその誘電体膜を覆ってゲート長方向の二箇所
で前記化合物半導体活性層に接する金属のゲート電極に
依って構成されたゲート電極構造体と、 前記ゲート電極構造体を挟んだゲート長方向の両側で前
記化合物半導体活性層に導電接続して形成されたソース
電極及びドレイン電極とを備えてなることを特徴とする
電界効果半導体装置。 - 【請求項２】半絶縁性化合物半導体基板上に形成され且
つチャネルを生成させる為のアンドープ化合物半導体能
動層と、 前記化合物半導体能動層上に形成されてヘテロ接合を生
成する為の不純物含有化合物半導体キャリヤ供給層と、 前記不純物含有化合物半導体キャリヤ供給層の局所に接
して形成された誘電体膜並びにその誘電体膜を覆ってゲ
ート長方向の二箇所で前記不純物含有化合物半導体キャ
リヤ供給層に接する金属のゲート電極に依って構成され
たゲート電極構造体と、 前記ゲート電極構造体を挟んだゲート長方向の両側で前
記ヘテロ接合に於ける前記化合物半導体能動層側に生成
されるチャネルに導電接続して形成されたソース電極及
びドレイン電極とを備えてなることを特徴とする電界効
果半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000942A JPH06204253A (ja) | 1993-01-07 | 1993-01-07 | 電界効果半導体装置 |
| DE4400233A DE4400233C2 (de) | 1993-01-07 | 1994-01-05 | Feldeffekttransistor |
| FR9400110A FR2700221B1 (fr) | 1993-01-07 | 1994-01-07 | Transistor à effet de champ ayant des propriétés améliorées de capacité parasite et de transconductance. |
| US08/492,544 US5643811A (en) | 1993-01-07 | 1995-06-20 | Method of making field effect transistor for high-frequency operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000942A JPH06204253A (ja) | 1993-01-07 | 1993-01-07 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204253A true JPH06204253A (ja) | 1994-07-22 |
Family
ID=11487732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000942A Withdrawn JPH06204253A (ja) | 1993-01-07 | 1993-01-07 | 電界効果半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5643811A (ja) |
| JP (1) | JPH06204253A (ja) |
| DE (1) | DE4400233C2 (ja) |
| FR (1) | FR2700221B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571071B1 (ko) * | 1996-12-04 | 2006-06-21 | 소니 가부시끼 가이샤 | 전계효과트랜지스터및그제조방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3377022B2 (ja) * | 1997-01-23 | 2003-02-17 | 日本電信電話株式会社 | ヘテロ接合型電界効果トランジスタの製造方法 |
| JP2002118122A (ja) * | 2000-10-06 | 2002-04-19 | Nec Corp | ショットキゲート電界効果トランジスタ |
| US7501669B2 (en) | 2003-09-09 | 2009-03-10 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US9773877B2 (en) * | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| CN101361189B (zh) * | 2005-01-25 | 2011-02-16 | 莫克斯托尼克斯股份有限公司 | 高性能fet器件和方法 |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2338388C2 (de) * | 1973-07-28 | 1982-04-15 | Ibm Deutschland Gmbh, 7000 Stuttgart | Feldeffekt-Halbleiteranordnung |
| US4040168A (en) * | 1975-11-24 | 1977-08-09 | Rca Corporation | Fabrication method for a dual gate field-effect transistor |
| US4209796A (en) * | 1977-11-21 | 1980-06-24 | Massachusetts Institute Of Technology | Charge-flow transistors having metallization patterns |
| JPS5723271A (en) * | 1980-07-18 | 1982-02-06 | Nec Corp | Field effect transistor |
| JPS609170A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS609171A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0143656B1 (en) * | 1983-11-29 | 1989-02-22 | Fujitsu Limited | Compound semiconductor device and method of producing it |
| JPS6292479A (ja) * | 1985-10-18 | 1987-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6292478A (ja) * | 1985-10-18 | 1987-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63173374A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 電界効果型半導体装置及びその製造方法 |
| NL9000736A (nl) * | 1990-03-28 | 1991-10-16 | Imec Inter Uni Micro Electr | Circuitelement met eliminatie van kink-effect. |
| JPH04125928A (ja) * | 1990-09-17 | 1992-04-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04125938A (ja) * | 1990-09-18 | 1992-04-27 | Fujitsu Ltd | 電界効果半導体装置およびその製造方法 |
| US5182218A (en) * | 1991-02-25 | 1993-01-26 | Sumitomo Electric Industries, Ltd. | Production methods for compound semiconductor device having lightly doped drain structure |
| JPH04279033A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1993
- 1993-01-07 JP JP5000942A patent/JPH06204253A/ja not_active Withdrawn
-
1994
- 1994-01-05 DE DE4400233A patent/DE4400233C2/de not_active Expired - Fee Related
- 1994-01-07 FR FR9400110A patent/FR2700221B1/fr not_active Expired - Fee Related
-
1995
- 1995-06-20 US US08/492,544 patent/US5643811A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571071B1 (ko) * | 1996-12-04 | 2006-06-21 | 소니 가부시끼 가이샤 | 전계효과트랜지스터및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2700221A1 (fr) | 1994-07-08 |
| DE4400233C2 (de) | 2001-09-13 |
| DE4400233A1 (de) | 1994-07-14 |
| FR2700221B1 (fr) | 1996-01-19 |
| US5643811A (en) | 1997-07-01 |
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