JPH05326748A - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
- Publication number
- JPH05326748A JPH05326748A JP4127036A JP12703692A JPH05326748A JP H05326748 A JPH05326748 A JP H05326748A JP 4127036 A JP4127036 A JP 4127036A JP 12703692 A JP12703692 A JP 12703692A JP H05326748 A JPH05326748 A JP H05326748A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- metallized wiring
- wiring layer
- package
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】複数のパッケージを外部電気回路基板上に互い
に密接させて実装したとしても、隣接するパッケージの
内部に収容する半導体素子同士が互いにショートするこ
とのない半導体素子収納用パッケージを提供することに
ある。 【構成】メタライズ配線層５及び該メタライズ配線層５
から分岐し端面に導出するメッキ引き出し線９を有する
矩形平板状の絶縁基体１と蓋体２とから成り、内部に半
導体素子４を収容するための空所を有する半導体素子収
納用パッケージであって、前記メッキ引き出し線９は絶
縁基体１の一端面に導出している。
に密接させて実装したとしても、隣接するパッケージの
内部に収容する半導体素子同士が互いにショートするこ
とのない半導体素子収納用パッケージを提供することに
ある。 【構成】メタライズ配線層５及び該メタライズ配線層５
から分岐し端面に導出するメッキ引き出し線９を有する
矩形平板状の絶縁基体１と蓋体２とから成り、内部に半
導体素子４を収容するための空所を有する半導体素子収
納用パッケージであって、前記メッキ引き出し線９は絶
縁基体１の一端面に導出している。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を収容するた
めの半導体素子収納用パッケージに関する。
めの半導体素子収納用パッケージに関する。
【０００２】
【従来の技術】従来、半導体素子を収納するための半導
体素子収納用パッケージは、図４、図５に示すように、
上面中央部に半導体素子を収容する空所を形成するため
の凹部Ｂ及び該凹部Ｂ周辺より底面にかけて導出する多
数のメタライズ配線層２２を有する絶縁基体２１と、前
記絶縁基体２１のメタライズ配線層２２に銀ろう等のろ
う材を介して取着された外部リード端子２３と、蓋体２
４とから構成され、前記絶縁基体２１の凹部Ｂ底面に半
導体素子２５を樹脂、ガラス、半田等の接着剤を介して
取着固定した後、半導体素子２５の各電極をボンディン
グワイヤー２６を介してメタライズ配線層２２に電気的
に接続し、しかる後、前記絶縁基体２１上面に蓋体２４
を樹脂、ガラス、ろう材等の封止材を介して接合させ、
絶縁基体２１と蓋体２４とから成る容器の内部に半導体
素子２５を気密に封止することによって最終製品として
の半導体装置となり、前記外部リード端子２３を情報処
理装置の電気回路基板（不図示）の配線導体に半田等の
導電性接着材を介して接合させることによって該電気回
路基板に実装される。
体素子収納用パッケージは、図４、図５に示すように、
上面中央部に半導体素子を収容する空所を形成するため
の凹部Ｂ及び該凹部Ｂ周辺より底面にかけて導出する多
数のメタライズ配線層２２を有する絶縁基体２１と、前
記絶縁基体２１のメタライズ配線層２２に銀ろう等のろ
う材を介して取着された外部リード端子２３と、蓋体２
４とから構成され、前記絶縁基体２１の凹部Ｂ底面に半
導体素子２５を樹脂、ガラス、半田等の接着剤を介して
取着固定した後、半導体素子２５の各電極をボンディン
グワイヤー２６を介してメタライズ配線層２２に電気的
に接続し、しかる後、前記絶縁基体２１上面に蓋体２４
を樹脂、ガラス、ろう材等の封止材を介して接合させ、
絶縁基体２１と蓋体２４とから成る容器の内部に半導体
素子２５を気密に封止することによって最終製品として
の半導体装置となり、前記外部リード端子２３を情報処
理装置の電気回路基板（不図示）の配線導体に半田等の
導電性接着材を介して接合させることによって該電気回
路基板に実装される。
【０００３】また、この従来の半導体素子収納用パッケ
ージでは通常、前記絶縁基体２１のメタライズ配線層２
２及び外部リード端子２３の外表面にニッケル及び金か
ら成るメッキ金属層２７が電解メッキ法により層着され
ており、該メッキ金属層２７によりメタライズ配線層２
２及び外部リード端子２３が酸化腐食するのを防止した
り、メタライズ配線層２２とボンディングワイヤー２６
との接合及び外部リード端子２３と情報処理装置の電気
回路基板の配線導体との電気的接続を良好なものとして
いる。
ージでは通常、前記絶縁基体２１のメタライズ配線層２
２及び外部リード端子２３の外表面にニッケル及び金か
ら成るメッキ金属層２７が電解メッキ法により層着され
ており、該メッキ金属層２７によりメタライズ配線層２
２及び外部リード端子２３が酸化腐食するのを防止した
り、メタライズ配線層２２とボンディングワイヤー２６
との接合及び外部リード端子２３と情報処理装置の電気
回路基板の配線導体との電気的接続を良好なものとして
いる。
【０００４】尚、前記絶縁基体２１のメタライズ配線層
２２及び外部リード端子２３の外表面へのメッキ金属層
２７の層着は、メタライズ配線層２２及び外部リード端
子２３の数が数十乃至数百本もあり、且つその各々が電
気的に独立しているために、全てのメタライズ配線層２
２及び外部リード端子２３の表面にメッキ金属層２７を
層着させる場合、メタライズ配線層２２及び外部リード
端子２３の一本一本をそれぞれ個別にメッキしなければ
ならず、その作業が極めて繁雑である。そのため通常は
メタライズ配線層２３のそれぞれからメッキ引き出し線
２８を絶縁基体２１の対向する端面に分岐させてメタラ
イズ配線層２２の一部を絶縁基体２１の端面に導出させ
るとともに該導出部を絶縁基体２１の端面に被着させた
共通導体（不図示）で共通に接続し、次にメタライズ配
線層２２及び外部リード端子２３の外表面に電解メッキ
法により一度にメッキ金属層２７を層着させ、最後に共
通導体を絶縁基体２１の端面から除去し、各メタライズ
配線層２２及び外部リード端子２３を個々に電気的に独
立させることによって全てのメタライズ配線層２２及び
外部リード端子２３の外表面に一度にメッキ金属層２７
を層着させている。
２２及び外部リード端子２３の外表面へのメッキ金属層
２７の層着は、メタライズ配線層２２及び外部リード端
子２３の数が数十乃至数百本もあり、且つその各々が電
気的に独立しているために、全てのメタライズ配線層２
２及び外部リード端子２３の表面にメッキ金属層２７を
層着させる場合、メタライズ配線層２２及び外部リード
端子２３の一本一本をそれぞれ個別にメッキしなければ
ならず、その作業が極めて繁雑である。そのため通常は
メタライズ配線層２３のそれぞれからメッキ引き出し線
２８を絶縁基体２１の対向する端面に分岐させてメタラ
イズ配線層２２の一部を絶縁基体２１の端面に導出させ
るとともに該導出部を絶縁基体２１の端面に被着させた
共通導体（不図示）で共通に接続し、次にメタライズ配
線層２２及び外部リード端子２３の外表面に電解メッキ
法により一度にメッキ金属層２７を層着させ、最後に共
通導体を絶縁基体２１の端面から除去し、各メタライズ
配線層２２及び外部リード端子２３を個々に電気的に独
立させることによって全てのメタライズ配線層２２及び
外部リード端子２３の外表面に一度にメッキ金属層２７
を層着させている。
【０００５】
【発明が解決しようとする課題】しかしながら近時、情
報処理装置への小型化の要求から複数の半導体装置を情
報処理装置の電気回路基板上に互いに密接させて隙間な
く実装する場合があり、このような場合、従来の半導体
素子収納用パッケージでは、メッキ引き出し線が絶縁基
体の相対向する両端面に導出しているため隣接するパッ
ケージのメッキ引き出し線同士が接触する場合があり、
その結果、各々の半導体素子収納用パッケージの内部に
収容する半導体素子同士が互いにショートして正常に作
動しないという欠点を有していた。
報処理装置への小型化の要求から複数の半導体装置を情
報処理装置の電気回路基板上に互いに密接させて隙間な
く実装する場合があり、このような場合、従来の半導体
素子収納用パッケージでは、メッキ引き出し線が絶縁基
体の相対向する両端面に導出しているため隣接するパッ
ケージのメッキ引き出し線同士が接触する場合があり、
その結果、各々の半導体素子収納用パッケージの内部に
収容する半導体素子同士が互いにショートして正常に作
動しないという欠点を有していた。
【０００６】
【発明の目的】本発明は、上記欠点に鑑み案出されたも
のであり、その目的は、複数のパッケージを情報処理装
置の電気回路基板上に互いに密接させて実装したとして
も、隣接するパッケージの内部に収容する半導体素子同
士が互いにショートすることのない半導体素子収納用パ
ッケージを提供することにある。
のであり、その目的は、複数のパッケージを情報処理装
置の電気回路基板上に互いに密接させて実装したとして
も、隣接するパッケージの内部に収容する半導体素子同
士が互いにショートすることのない半導体素子収納用パ
ッケージを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、メタライズ配
線層及び該メタライズ配線層から分岐し端面に導出する
メッキ引き出し線を有する矩形平板状の絶縁基体と蓋体
とから成り、内部に半導体素子を収容するための空所を
有する半導体素子収納用パッケージであって、前記絶縁
基体に設けたメッキ引き出し線は絶縁基体の一端面に導
出していることを特徴とするものである。
線層及び該メタライズ配線層から分岐し端面に導出する
メッキ引き出し線を有する矩形平板状の絶縁基体と蓋体
とから成り、内部に半導体素子を収容するための空所を
有する半導体素子収納用パッケージであって、前記絶縁
基体に設けたメッキ引き出し線は絶縁基体の一端面に導
出していることを特徴とするものである。
【０００８】
【作用】本発明によれば、メッキ引き出し線が絶縁基体
の一端面に導出していることから、複数の半導体装置を
情報処理装置の電気回路基板に互いに密接させて実装し
たとしても隣接する半導体装置のメッキ引き出し線が互
いに接触することは一切ない。
の一端面に導出していることから、複数の半導体装置を
情報処理装置の電気回路基板に互いに密接させて実装し
たとしても隣接する半導体装置のメッキ引き出し線が互
いに接触することは一切ない。
【０００９】
【実施例】次に添付の図面を基に本発明の半導体素子収
納用パッケージを詳細に説明する。
納用パッケージを詳細に説明する。
【００１０】図１、図２は本発明の半導体素子収納用パ
ッケージの一実施例を示し、１は絶縁基体、２は蓋体で
ある。前記絶縁基体１と蓋体２とで半導体素子４を収容
する容器３が構成される。
ッケージの一実施例を示し、１は絶縁基体、２は蓋体で
ある。前記絶縁基体１と蓋体２とで半導体素子４を収容
する容器３が構成される。
【００１１】前記絶縁基体１は酸化アルミニウム質焼結
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体等の電気絶縁材料から成り、その上面略
中央部に半導体素子４を収容する空所を形成するための
凹部Ａが形成されており、該凹部Ａ底面には半導体素子
４が樹脂、ガラス、ろう材等の接着材を介して取着固定
される。
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体等の電気絶縁材料から成り、その上面略
中央部に半導体素子４を収容する空所を形成するための
凹部Ａが形成されており、該凹部Ａ底面には半導体素子
４が樹脂、ガラス、ろう材等の接着材を介して取着固定
される。
【００１２】尚、前記絶縁基体１は、例えば酸化アルミ
ニウム質焼結体から成る場合、アルミナ、シリカ、カル
シア、マグネシア等の原料粉末に適当なバインダー、有
機溶剤を添加混合して泥漿状となすとともに、これを従
来周知のドクターブレード法やカレンダーロール法によ
りシート状となすことによってセラミックグリーンシー
トを得、次に前記セラミックグリーンシートに適当な打
ち抜き加工を施すとともに、これを複数枚積層し、高温
（約１６００℃）で焼成することによって製作される。
ニウム質焼結体から成る場合、アルミナ、シリカ、カル
シア、マグネシア等の原料粉末に適当なバインダー、有
機溶剤を添加混合して泥漿状となすとともに、これを従
来周知のドクターブレード法やカレンダーロール法によ
りシート状となすことによってセラミックグリーンシー
トを得、次に前記セラミックグリーンシートに適当な打
ち抜き加工を施すとともに、これを複数枚積層し、高温
（約１６００℃）で焼成することによって製作される。
【００１３】また、前記絶縁基体１はその凹部Ａ周辺か
ら底面にかけて導出する複数のメタライズ配線層５が形
成されており、該メタライズ配線層５の凹部Ａ周辺部位
には半導体素子４の各電極がボンディングワイヤー６を
介して電気的に接続され、またメタライズ配線層５の絶
縁基体１下面部位には情報処理装置の電気回路基板と接
続される外部リード端子７が銀ろう等のろう材を介して
取着されている。
ら底面にかけて導出する複数のメタライズ配線層５が形
成されており、該メタライズ配線層５の凹部Ａ周辺部位
には半導体素子４の各電極がボンディングワイヤー６を
介して電気的に接続され、またメタライズ配線層５の絶
縁基体１下面部位には情報処理装置の電気回路基板と接
続される外部リード端子７が銀ろう等のろう材を介して
取着されている。
【００１４】尚、前記メタライズ配線層５はタングステ
ン、モリブデン、マンガン等の高融点金属粉末から成
り、該タングステン等の高融点金属粉末に適当なバイン
ダー、有機溶剤を添加混合して得た金属ペーストを絶縁
基体１となるセラミックグリーンシートに予め従来周知
のスクリーン印刷法により印刷塗布しておくことによっ
て形成される。
ン、モリブデン、マンガン等の高融点金属粉末から成
り、該タングステン等の高融点金属粉末に適当なバイン
ダー、有機溶剤を添加混合して得た金属ペーストを絶縁
基体１となるセラミックグリーンシートに予め従来周知
のスクリーン印刷法により印刷塗布しておくことによっ
て形成される。
【００１５】また、前記絶縁基体１のメタライズ配線層
５に取着される外部リード端子７は内部に収容する半導
体素子４を情報処理装置の電気回路に電気的に接続する
作用を為し、該外部リード端子７を情報処理装置の電気
回路基板に半田等の導電性接着材を介して接合すること
によって内部に収容される半導体素子４はメタライズ配
線層５及び外部リード端子７を介して情報処理装置の電
気回路に電気的に接続されることとなる。
５に取着される外部リード端子７は内部に収容する半導
体素子４を情報処理装置の電気回路に電気的に接続する
作用を為し、該外部リード端子７を情報処理装置の電気
回路基板に半田等の導電性接着材を介して接合すること
によって内部に収容される半導体素子４はメタライズ配
線層５及び外部リード端子７を介して情報処理装置の電
気回路に電気的に接続されることとなる。
【００１６】尚、前記外部リード端子７はコバール金属
（Ｆｅ−Ｎｉ−Ｃｏ合金）、４２アロイ（Ｆｅ−Ｎｉ合
金）等の金属から成り、コバール金属等のインゴットを
圧延加工法や打ち抜き加工法等、従来周知の金属加工法
を採用することによって所定の形状に形成される。
（Ｆｅ−Ｎｉ−Ｃｏ合金）、４２アロイ（Ｆｅ−Ｎｉ合
金）等の金属から成り、コバール金属等のインゴットを
圧延加工法や打ち抜き加工法等、従来周知の金属加工法
を採用することによって所定の形状に形成される。
【００１７】また前記メタライズ配線層５及び外部リー
ド端子７はその露出する表面にニッケル、金等の耐食性
に優れ、且つ良導電性の金属から成るメッキ金属層８が
電界メッキ法により１．０乃至２０．０μｍの厚みに層
着されており、該ニッケル、金等のメッキ金属層８によ
ってメタライズ配線層５及び外部リード端子７の酸化腐
食が有効に防止されるとともにメタライズ配線層５とボ
ンディングワイヤー６との電気的接続及び外部リード端
子７と情報処理装置の電気回路との電気的接続が良好な
ものとなっている。
ド端子７はその露出する表面にニッケル、金等の耐食性
に優れ、且つ良導電性の金属から成るメッキ金属層８が
電界メッキ法により１．０乃至２０．０μｍの厚みに層
着されており、該ニッケル、金等のメッキ金属層８によ
ってメタライズ配線層５及び外部リード端子７の酸化腐
食が有効に防止されるとともにメタライズ配線層５とボ
ンディングワイヤー６との電気的接続及び外部リード端
子７と情報処理装置の電気回路との電気的接続が良好な
ものとなっている。
【００１８】尚、前記絶縁基体１には各メタライズ配線
層５から分岐し、絶縁基体１の一端面に導出するメッキ
引き出し線９が形成されている。
層５から分岐し、絶縁基体１の一端面に導出するメッキ
引き出し線９が形成されている。
【００１９】前記メッキ引き出し線９は各メタライズ配
線層５及び外部リード端子７の外表面に電解メッキによ
りメッキ金属層８を被着させる際の導電路として作用
し、各メタライズ配線層５及び外部リード端子７の外表
面に電解メッキによりメッキ金属層８を被着させるに
は、図３に示すようにメッキ引き出し線９を絶縁基体１
の端面に被着させた共通導体１０により電気的に共通に
接続し、次にメタライズ配線層５及び外部リード端子７
の外表面に電解メッキにより一度にメッキ金属層８を層
着させ、しかる後、前記共通導体１０をグランイダー等
の機械的研削法によって研削除去し、各メタライズ配線
層５及びそれに接合された外部リード端子７を各々電気
的に独立させることによって各メタライズ配線層５及び
外部リード端子７の外表面に電解メッキにより一度にメ
ッキ層８が層着される。
線層５及び外部リード端子７の外表面に電解メッキによ
りメッキ金属層８を被着させる際の導電路として作用
し、各メタライズ配線層５及び外部リード端子７の外表
面に電解メッキによりメッキ金属層８を被着させるに
は、図３に示すようにメッキ引き出し線９を絶縁基体１
の端面に被着させた共通導体１０により電気的に共通に
接続し、次にメタライズ配線層５及び外部リード端子７
の外表面に電解メッキにより一度にメッキ金属層８を層
着させ、しかる後、前記共通導体１０をグランイダー等
の機械的研削法によって研削除去し、各メタライズ配線
層５及びそれに接合された外部リード端子７を各々電気
的に独立させることによって各メタライズ配線層５及び
外部リード端子７の外表面に電解メッキにより一度にメ
ッキ層８が層着される。
【００２０】尚、前記メッキ引き出し線９は絶縁基体１
の一端面に導出されているので、複数のパッケージを情
報処理装置の電気回路基板上に互いに密接させて実装し
た場合でも、隣接するパッケージのメッキ引き出し線９
同士が接触することは一切ない。
の一端面に導出されているので、複数のパッケージを情
報処理装置の電気回路基板上に互いに密接させて実装し
た場合でも、隣接するパッケージのメッキ引き出し線９
同士が接触することは一切ない。
【００２１】かくして本発明の半導体素子収納用パッケ
ージによれば、半導体素子搭載部Ａに半導体素子４を樹
脂、ガラス、ろう材等の接着材を介して取着固定すると
ともに該半導体素子４の各電極をメタライズ配線層５に
ボンディングワイヤー６を介して電気的に接続し、しか
る後、絶縁基体１上面に蓋体２をガラス、樹脂、半田等
の封止剤を介して接合させ、内部に半導体素子４を気密
に封止することによって半導体装置となる。
ージによれば、半導体素子搭載部Ａに半導体素子４を樹
脂、ガラス、ろう材等の接着材を介して取着固定すると
ともに該半導体素子４の各電極をメタライズ配線層５に
ボンディングワイヤー６を介して電気的に接続し、しか
る後、絶縁基体１上面に蓋体２をガラス、樹脂、半田等
の封止剤を介して接合させ、内部に半導体素子４を気密
に封止することによって半導体装置となる。
【００２２】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【００２３】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、メッキ引き出し線を絶縁基体の一端面に導出さ
せたことから、複数の半導体装置を情報処理装置の電気
回路基板に互いに密接させて実装したとしても隣接する
半導体装置のメッキ引き出し線は互いに接触することは
一切なく、従って、各々の半導体素子収納用パッケージ
の内部に収容する半導体素子を正常に作動させることが
可能となる。
よれば、メッキ引き出し線を絶縁基体の一端面に導出さ
せたことから、複数の半導体装置を情報処理装置の電気
回路基板に互いに密接させて実装したとしても隣接する
半導体装置のメッキ引き出し線は互いに接触することは
一切なく、従って、各々の半導体素子収納用パッケージ
の内部に収容する半導体素子を正常に作動させることが
可能となる。
【図面の簡単な説明】
【図１】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
例を示す断面図である。
【図２】図１に示した半導体素子収納用パッケージの絶
縁基体の上面図である。
縁基体の上面図である。
【図３】図１に示した半導体素子収納用パッケージの製
造方法を説明するための上面図である。
造方法を説明するための上面図である。
【図４】従来の半導体素子収納用パッケージを示す断面
図である。
図である。
【図５】図４に示した半導体素子収納用パッケージの絶
縁基体の上面図である。
縁基体の上面図である。
１・・・絶縁基体 ２・・・蓋体 ３・・・容器 ４・・・半導体素子 ５・・・メタライズ配線層 Ａ・・・半導体素子搭載部 ７・・・外部リード端子 ８・・・メッキ金属層 ９・・・メッキ引き出し線
Claims (1)
- 【請求項１】メタライズ配線層及び該メタライズ配線層
から分岐し端面に導出するメッキ引き出し線を有する矩
形平板状の絶縁基体と蓋体とから成り、内部に半導体素
子を収容するための空所を有する半導体素子収納用パッ
ケージであって、前記絶縁基体に設けたメッキ引き出し
線は絶縁基体の一端面に導出していることを特徴とする
半導体素子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127036A JPH05326748A (ja) | 1992-05-20 | 1992-05-20 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127036A JPH05326748A (ja) | 1992-05-20 | 1992-05-20 | 半導体素子収納用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326748A true JPH05326748A (ja) | 1993-12-10 |
Family
ID=14950062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127036A Pending JPH05326748A (ja) | 1992-05-20 | 1992-05-20 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964498A (ja) * | 1995-08-21 | 1997-03-07 | Kyocera Corp | セラミック配線基板 |
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1992
- 1992-05-20 JP JP4127036A patent/JPH05326748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964498A (ja) * | 1995-08-21 | 1997-03-07 | Kyocera Corp | セラミック配線基板 |
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